METHOD AND USE OF A DEVICE FOR APPLYING COATINGS ONTO BAND-SHAPED STRUCTURES DURING THE PRODUCTION OF SEMICONDUCTOR COMPONENTS
    8.
    发明申请
    METHOD AND USE OF A DEVICE FOR APPLYING COATINGS ONTO BAND-SHAPED STRUCTURES DURING THE PRODUCTION OF SEMICONDUCTOR COMPONENTS 审中-公开
    方法和装置的用途施用涂料在磁带状结构半导体元件制造

    公开(公告)号:WO2005101458A3

    公开(公告)日:2006-01-19

    申请号:PCT/DE2005000639

    申请日:2005-04-13

    Abstract: The invention relates to a device (35) and a method for applying a thin organic or inorganic layer to individual component positions of band-shaped structures (1). Said layer can result in improved or optimized adhesion between a coated surface and a plastic housing material. In addition, said layer can be used as an anticorrosive layer, electrically insulating layer, or dielectric for the coated surfaces. In order to selectively apply the layer, the inventive device (35) comprises a jet printer (2) with several electronically controlled jet heads (4-7). Said jet printer (2) selectively coats the top face (17) of the band-shaped structures (1) in a first coating position (15) while selectively coating the bottom face (18) thereof in a second coating position (16).

    Abstract translation: 本发明涉及一种装置(35)和用于施加于带状结构(1)的单独的部件的位置的薄的有机或无机层的方法。 该层可提供一被涂覆表面和塑料壳体组合物之间的改进的或优化的粘附性。 此外,层可以作为腐蚀保护层,电绝缘层或作为电介质的涂覆表面。 对于层的选择性施加,该装置(35)具有多个电子可控制的喷墨头(4-7)一个束打印机(2)。 涂在第一涂层位置(15)的束打印机(2),带状结构(1)选择性地在顶部(17)和在第二涂布位置(16)选择性地在带形结构的底部(18)(1)。

    Halbleiterbauelement
    9.
    发明专利

    公开(公告)号:DE102009042921B4

    公开(公告)日:2021-04-29

    申请号:DE102009042921

    申请日:2009-09-24

    Abstract: Halbleiterbauelement (300), umfassend:eine Formstruktur (305), die einen Hohlraum (315) definiert,mehrere, in die Formstruktur (305) eingeformte separate Zuleitungen (303a, 303b, 303c), undeinen in dem Hohlraum (315) an der Formstruktur (305) über mindestens zweien der mehreren separaten Zuleitungen (303a, 303b, 303c) angebrachten Chip (307),wobei sich die mindestens zwei der mehreren separaten Zuleitungen (303a, 303b, 303c) in einem Überlappungsgebiet (3099) in einer Projektion orthogonal zu einer Chiphauptfläche zumindest teilweise mit dem Chip (307) überlappen,wobei die mindestens zwei der mehreren separaten Zuleitungen (303a, 303b, 303c) derart nach oben gebogen sind, dass sie innerhalb des Hohlraums (315) an freiliegenden Abschnitten an der Formstruktur (305) freiliegen, wobei der Chip (307) mittels verbindender Elemente (319) mit den freiliegenden Abschnitten der mindestens zwei der mehreren separaten Zuleitungen (303a, 303b, 303c) elektrisch verbunden ist,wobei die mindestens zwei der mehreren separaten Zuleitungen (303a, 303b, 303c) an gegenüberliegenden Seiten aus der Formstruktur (305) herausragen,wobei die Formstruktur (305) eine ausgeformte erste Isolierschicht (311) definiert, die den Chip (307) von den mindestens zweien der mehreren separaten Zuleitungen (303a, 303b, 303c) trennt, undwobei der Chip (307) mit Hilfe eines Klebers (313) an der ausgeformten ersten Isolierschicht (311) angebracht ist und der Kleber (313) eine klebende zweite Isolierschicht bildet, die zwischen dem Chip (307) und der ausgeformten ersten Isolierschicht (311) angeordnet ist.

Patent Agency Ranking