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    Register file circuit with p-type evaluation
    1.
    发明专利
    Register file circuit with p-type evaluation 有权
    具有P型评估的寄存器文件电路

    公开(公告)号：JP2010146693A

    公开(公告)日：2010-07-01

    申请号：JP2009280505

    申请日：2009-12-10

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： GEUSKENS BIBICHE ,  PATWARY ATAUR ,  DONKOH ERIC KWESI ,  KHELLAH MUHAMMAD ,  KARNIK TANAY

    IPC: G11C11/41

    CPC classification number: G11C7/12 ,  G11C7/22 ,  G11C2207/007 ,  H03K19/01742

    Abstract: PROBLEM TO BE SOLVED: To provide a new register file (RF) implementation.
    SOLUTION: Instead of using a precharged High mode for one or more of its evaluation nodes, it employs an evaluation node that is discharged (Low) prior to evaluation, and enters evaluation in a discharged state. In some embodiments, with such "normally Low level" evaluation nodes, it uses pull-up stack devices, rather than pull-down devices, to charge the evaluate node during an evaluate phase if the logic so dictates.
    COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供新的寄存器文件（RF）实现。

    解决方案：代替对其一个或多个评估节点使用预充电高模式，它采用评估节点，在评估之前放电（低），并进入放电状态的评估。 在一些实施例中，利用这种“正常低级”评估节点，如果逻辑如此规定，则使用上拉堆栈设备而不是下拉设备在评估阶段对计算节点充电。 版权所有（C）2010，JPO＆INPIT

    Increasing memory supply voltage in response to an error
    2.
    发明专利
    Increasing memory supply voltage in response to an error 未知

    公开(公告)号：GB2442846A

    公开(公告)日：2008-04-16

    申请号：GB0719014

    申请日：2007-09-28

    Applicant: INTEL CORP

    Inventor： KHELLAH MUHAMMAD ,  SOMASEKHAR DINESH ,  YE YIBIN

    IPC: G06F11/10 ,  G06F1/26 ,  G11C29/00

    Abstract: A memory circuit 100 comprises memory cells 412 with error detection circuitry 220 to detect errors in the memory cells. When an error is detected, control circuitry 230 increases the supply voltage to one or more of the memory cells. The circuit may use charge pump circuits 440 to increase the voltage. The voltage may be increased for a subset of the cells which includes the cell in which the error was detected. The voltage may be increased for cells which have been accessed. The error detection circuit may correct the error. The memory cells may be static random access memory cells. The memory may be the cache memory of a processor.

    Verfahren und System zur Zeitdomänen-Merkmalsextraktion für die automatische Spracherkennung
    4.
    发明专利
    Verfahren und System zur Zeitdomänen-Merkmalsextraktion für die automatische Spracherkennung 未知

    公开(公告)号：DE102019113534B4

    公开(公告)日：2022-12-22

    申请号：DE102019113534

    申请日：2019-05-21

    Applicant: INTEL CORP

    Inventor： BANG SUYOUNG ,  KHELLAH MUHAMMAD ,  PAUL SOMNATH ,  AUGUSTINE CHARLES ,  MAJUMDER TURBO ,  LIM WOOTAEK ,  BOCKLET TOBIAS ,  PEARCE DAVID

    IPC: G10L25/00 ,  G10L15/065 ,  G10L25/03 ,  G10L25/24 ,  H03M3/00 ,  H03M7/32 ,  H03M7/38

    Abstract: Computerimplementiertes Verfahren (300) zur Merkmalsextraktion für die automatische Spracherkennung, umfassend:Empfangen (302) eines Eingangssprachsignals;Durchführen (304) einer Delta-Modulation, umfassend:Vergleichen (306) eines repräsentativen Werts einer Abtastung des Eingangssprachsignals mit oberen und unteren Schwellenwerten mehrerer Schwellenwertniveaus, undBereitstellen (308) wenigstens eines Gültigkeitsindikators und eines Verschiebungsindikators als Ausgabe der Delta-Modulation,wobei der Gültigkeitsindikator eine Änderung entlang des Eingangssprachsignals um mindestens ein Schwellenwertniveau von einem vorherigen repräsentativen Wert zur nächsten Abtastung anzeigt (310), undwobei der Verschiebungsindikator ein einzelner Wert ist, der die Gesamtzahl von mit dem Gültigkeitsindikator assoziierten Schwellenwertniveau-Änderungen von einem vorherigen repräsentativen Wert zur nächsten Abtastung anzeigt, einschließlich einer Änderung um mehrere Niveaus (312); undVerwenden (314) des Gültigkeits- und des Verschiebungsindikators zum Bilden von Mel-Frequenz bezogenen Koeffizienten, die zum Erkennen von Sprache im Eingangssprachsignal verwendet werden sollen.

    ASSIST CIRCUIT FOR MEMORY
    5.
    发明公开
    ASSIST CIRCUIT FOR MEMORY 审中-公开

    公开(公告)号：EP3123473A4

    公开(公告)日：2017-11-29

    申请号：EP15768870

    申请日：2015-03-03

    Applicant: INTEL CORP

    Inventor： KULKARNI JAYDEEP P ,  THAPLOO ANUPAMA ,  RAJWANI IQBAL ,  KOO KYUNG-HOAE ,  KARL ERIC A ,  KHELLAH MUHAMMAD

    IPC: G11C7/10 ,  G11C7/06 ,  G11C7/12 ,  G11C8/08 ,  G11C11/419

    CPC classification number: G11C7/12 ,  G11C7/1048 ,  G11C7/1069 ,  G11C7/22 ,  G11C11/419 ,  G11C17/16 ,  G11C2207/005

    Abstract: Embodiments include apparatuses, methods, and systems related to an assist circuit that may be coupled to one or more components of a memory system to selectively lower a supply voltage that is delivered to the component. For example, the assist circuit may be coupled to a plurality of bitcells (e.g., register file bitcells). The assist circuit may selectively lower the supply voltage delivered to the bitcells during at least a portion of a write operation and/or during an inactive state of the bitcells. Additionally, or alternatively, the assist circuit may be coupled to a read circuit to selectively lower the supply voltage delivered to the read circuit during an inactive state of the read circuit. The assist circuit may include a control transistor coupled in parallel with one or more diodes between a main supply rail and a supply node of the bitcells and/or read circuit.

    VOLLSTÄNDIG DIGITALER SPANNUNGSMONITOR (ADVM) MIT EINZELZYKLUSLATENZ
    6.
    发明专利
    VOLLSTÄNDIG DIGITALER SPANNUNGSMONITOR (ADVM) MIT EINZELZYKLUSLATENZ 未知

    公开(公告)号：DE102020132721A1

    公开(公告)日：2021-08-05

    申请号：DE102020132721

    申请日：2020-12-09

    Applicant: INTEL CORP

    Inventor： BANG SUYOUNG ,  SAMSON ERIC ,  LIM WOOTAEK ,  AUGUSTINE CHARLES ,  KHELLAH MUHAMMAD

    IPC: G06F1/04

    Abstract: Ein vollständig digitaler Spannungsmonitor (ADVM) erzeugt einen Mehrfachbit-Ausgangscode, der sich im Verhältnis zu einer Spannung ändert, die überwacht wird, durch Nutzung der Spannungsauswirkung auf eine Gate-Verzögerung. ADVM benutzt eine einfache Verzögerungskette, die jeden Taktzyklus einen taktzykluslangen Puls empfängt, sodass die überwachte Versorgungsspannung jeden Zyklus für einen vollen Zyklus abgetastet wird. Die Ausgänge aller Verzögerungszellen der Verzögerungskette stellen gemeinsam einen aktuellen Spannungszustand als einen digitalen Thermometercode dar. In AVDM führt somit ein Spannungsabfallereignis zu einer Senkung im Ausgangscode von einem Nennwert, während ein Überschwingen zu einem Anstieg im Ausgangscode führt.

    Speicherzelle mit Retention unter Verwendung eines resistiven Speichers
    8.
    发明专利
    Speicherzelle mit Retention unter Verwendung eines resistiven Speichers 未知

    公开(公告)号：DE112013007486T5

    公开(公告)日：2016-07-14

    申请号：DE112013007486

    申请日：2013-12-05

    Applicant: INTEL CORP

    Inventor： AUGUST NATHANIEL J ,  JAIN PULKIT ,  RUSU STEFAN ,  HAMZAOGLU FATIH ,  VENKATASAN RANGHARAJAN ,  KHELLAH MUHAMMAD ,  AUGUSTINE CHARLES ,  TOKUNAGA CARLOS ,  TSCHANZ JAMES W ,  WANG YIH

    IPC: G11C13/00

    Abstract: Es wird eine Vorrichtung beschrieben, die eine Speicherzelle mit Retention unter Verwendung eines resistiven Speichers aufweist. Die Vorrichtung umfasst Folgendes: ein Speicherelement mit einer ersten invertierenden Vorrichtung, die über Kreuz mit einer zweiten invertierenden Vorrichtung geschaltet ist, eine Wiederherstellungsschaltung, die wenigstens ein resistives Speicherelement aufweist, wobei die Wiederherstellungsschaltung mit einem Ausgang der ersten invertierenden Vorrichtung gekoppelt ist, eine dritte invertierende Vorrichtung, die mit dem Ausgang der ersten invertierenden Vorrichtung gekoppelt ist, eine vierte invertierende Vorrichtung, die mit einem Ausgang der dritten invertierenden Vorrichtung gekoppelt ist, und eine Speicherschaltung, die wenigstens ein resistives Speicherelement aufweist, wobei die Speicherschaltung mit einem Ausgang der dritten invertierenden Vorrichtung gekoppelt ist.

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