公开(公告)号：JP2014203456A

公开(公告)日：2014-10-27

申请号：JP2014028162

申请日：2014-02-18

Applicant: インテル・コーポレーション ,  Intel Corp

Inventor： ROZAS CARLOS V ,  ILYA ALEXANDROVICH ,  ITTAI ANATI ,  ALEX BERENZON ,  MICHAEL A GOLDSMITH ,  BARRY E HUNTLEY ,  ANTON IVANOV ,  SIMON P JOHNSON ,  LESLIE-HURD REBEKAH M ,  FRANCIS X MCKEEN ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT DION ,  UDAY R SAVAGAONKAR ,  VINCENT R SCARLATA ,  VEDVYAS SHANBHOGUE ,  WESLEY H SMITH ,  WILLIAM COLIN WOOD

IPC: G06F12/14 ,  G06F12/10 ,  G06F21/62

CPC classification number: G06F12/0875 ,  G06F12/0808 ,  G06F12/1027 ,  G06F2212/1016 ,  G06F2212/402

Abstract: 【課題】セキュアエンクレーブページキャッシュの進歩したページング能力を提供する。【解決手段】複数のハードウェアスレッドまたは処理コアと、ハードウェアスレッドによってアクセス可能な、セキュアエンクレーブに割り当てられた共有ページアドレスに対するセキュアデータを保存するキャッシュとを含む。復号段階は、共有ページアドレスをオペランドとして指定する第1の命令を復号し、実行ユニットは、共有ページアドレスに対するエンクレーブページキャッシュマッピングに対応するエントリをマーク付けして、前記ハードウェアスレッドのいずれかが共有ページにアクセスする新たな変換の生成をブロックする。第2の命令が復号され、セキュアエンクレーブに対応するエンクレーブページキャッシュ内のセキュアデータに現在アクセス中のハードウェアスレッドを記録し、セキュアエンクレーブから出る時、記録されたハードウェアスレッドの数を減らす。【選択図】図1A

Abstract translation: 要解决的问题：为安全的飞地页面缓存提供高级寻呼功能。解决方案：实施例包括多个硬件线程或处理核心，用于存储分配给硬件线程可访问的安全空间的共享页面地址的安全数据的缓存。 解码级将指定共享页地址的第一指令解码为操作数，并且执行单元标记对应于共享页地址的飞地页高速缓存映射的条目，以阻止任何一个硬件线程的新转换的创建以访问 共享页面。 第二条指令被解码; 当前正在访问对应于安全飞地的飞地页面缓存中的安全数据的硬件线程被记录下来; 并且当退出安全飞地时，记录的硬件线程数减少。

公开(公告)号：DE102014004563A1

公开(公告)日：2014-10-02

申请号：DE102014004563

申请日：2014-03-28

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  BERENZON ALEX ,  IVANOV ANTON ,  MCKEEN FRANCIS X ,  ALEXANDROVICH ILYA ,  GOLDSMITH MICHAEL ,  JOHNSON SIMON P ,  NEIGER GILBERT ,  ANATI ITTAI ,  HUNTLEY BARRY E ,  LESLIE-HURD REBEKAH M ,  RAPPOPORT RINAT ,  SHANBHOGUE VEDVYAS ,  SAVAGAONKAR UDAY R ,  SMITH WESLEY H ,  RODGERS SCOTT DION ,  SCARLATA VINCENT R ,  WOOD WILLIAM COLIN

IPC: G06F9/34

Abstract: Befehle und Logik zur Bereitstellung verbesserter Paging-Fähigkeiten für Secure Enclave-Seitencaches. Ausführungsformen beinhalten mehrere Hardware-Threads oder Prozessorkerne, einen Cache zum Speichern sicherer Daten für gemeinsame Seitenadressen, die einer Secure Enclave zugeordnet sind, und für die Hardware-Threads zugänglich sind. Eine Decode-Stufe dekodiert einen ersten Befehl, der besagte gemeinsame Seitenadresse als einen Operand festlegt, und Ausführungseinheiten markieren einen Eintrag entsprechend einer Enclave-Seitencache-Zuordnung für die gemeinsame Seitenadresse, um die Erstellung einer neuen Übersetzung für entweder besagten ersten oder zweiten Hardware-Thread für den Zugriff auf die gemeinsame Seite zu blockieren. Ein zweiter Befehl wird zur Ausführung dekodiert, wobei der zweite Befehl besagte Secure Enclave als einen Operand festlegt, und Ausführungseinheiten Hardware-Threads aufzeichnet, die gerade auf sichere Daten im Enclave-Seitencache entsprechend der Secure Enclave zugreifen, und die aufgezeichnete Anzahl an Hardware-Threads dekrementiert, wenn einer der Hardware-Threads die Secure Enclave verlässt.

公开(公告)号：GB2515611A

公开(公告)日：2014-12-31

申请号：GB201405732

申请日：2014-03-31

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  IVANOV ANTON ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT ,  SAVAGAONKAR UDAY R ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  WOOD WILLIAM COLIN

IPC: G06F12/14 ,  G06F9/30 ,  G06F12/10 ,  G06F21/62

Abstract: A processor has multiple hardware threads and an enclave page cache. The processor has a first instruction to prevent new address translations being created. This instruction takes the address of a page in a secure enclave as a as a parameter. It prevents new entries being made in a translation look-aside buffer for that page. The processor has a second instruction to record the threads accessing an enclave. This instruction specifies the enclave identifier as a parameter and records the number of hardware threads accessing the enclave. The number is decremented whenever a thread exits the enclave. The processor has a third instruction to evict a page from an enclave page cache. The instruction takes the page address to evict as a parameter. It writes the page back to memory if the number of threads accessing the enclave is zero.

公开(公告)号：EP3049992A4

公开(公告)日：2017-05-03

申请号：EP14849831

申请日：2014-09-16

Applicant: INTEL CORP

Inventor： CHHABRA SIDDHARTHA ,  SAVAGAONKAR UDAY R ,  GOLDSMITH MICHAEL A ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS X ,  NEIGER GILBERT ,  MAKARAM RAGHUNANDAN ,  ROZAS CARLOS V ,  SANTONI AMY L ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  ANATI ITTAI ,  ALEXANDROVICH ILYA

IPC: G06F21/79 ,  G06F12/14

CPC classification number: G06F12/1408 ,  G06F9/45558 ,  G06F12/0808 ,  G06F12/0897 ,  G06F12/1027 ,  G06F2009/45587 ,  G06F2212/1032 ,  G06F2212/1048 ,  G06F2212/152

Abstract: Secure memory repartitioning technologies are described. A processor includes a processor core and a memory controller coupled between the processor core and main memory. The main memory includes a memory range including a section of convertible pages that are convertible to secure pages or non-secure pages. The processor core, in response to a page conversion instruction, is to determine from the instruction a convertible page in the memory range to be converted and convert the convertible page to be at least one of a secure page or a non-secure page. The memory range may also include a hardware reserved section that is convertible in response to a section conversion instruction.

Abstract translation: 描述了安全内存重新分区技术。 处理器包括处理器核心和耦合在处理器核心与主存储器之间的存储器控​​制器。 主存储器包括一个存储器范围，包括一部分可转换页面可转换为安全页面或非安全页面。 响应于页面转换指令，处理器核心根据指令确定要转换的存储器范围中的可转换页面并将可转换页面转换为安全页面或非安全页面中的至少一个。 存储器范围还可以包括响应于区段转换指令而可转换的硬件保留区段。

公开(公告)号：EP3198453A4

公开(公告)日：2018-04-25

申请号：EP15844284

申请日：2015-08-14

Applicant: INTEL CORP

Inventor： LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS X ,  ROZAS CARLOS V ,  ZMUDZINSKI KRYSTOF C

IPC: G06F12/14 ,  G06F21/53

CPC classification number: G06F12/1441 ,  G06F9/52 ,  G06F21/53 ,  G06F21/74 ,  G06F21/79

Abstract: Secure memory allocation technologies are described. A processor includes a processor core and a memory controller that is coupled between the processor core and main memory. The main memory comprises a protected region including secured pages. The processor, in response to a content copy instruction, is to initialize a target page in the protected region of an application address space. The processor, in response to the content copy instruction, is also to select content of a source page in the protected region to be copied. The processor, in response to the content copy instruction, is also to copy the selected content to the target page in the protected region of the application address space.

公开(公告)号：GB2522137B

公开(公告)日：2015-12-02

申请号：GB201505638

申请日：2015-04-01

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS X ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT DION ,  SAVAGAONKAR UDAY R ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  WOOD WILLIAM COLIN ,  IVANOV ANTON

IPC: G06F12/08 ,  G06F9/30 ,  G06F12/10 ,  G06F21/62

公开(公告)号：GB2522137A

公开(公告)日：2015-07-15

申请号：GB201505638

申请日：2015-04-01

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS X ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT DION ,  SAVAGAONKAR UDAY R ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  WOOD WILLIAM COLIN ,  IVANOV ANTON

IPC: G06F12/08 ,  G06F9/30 ,  G06F21/62

Abstract: A processor has an enclave page cache to cache data from a secure enclave. An instruction (ETRACK) causes it to record the number of hardware threads accessing the data in the cache corresponding to the secure enclave. This may be the threads, which are executing code in the secure enclave. When any of the threads exits the secure enclave, the number is decremented. A second instruction (EWB) may cause the data in the cache to be evicted and written back to main memory when the number reaches zero. A third instruction (EBLOCK) may prevent the creation of new address translation entries for the pages in the cache. The data may be encrypted, when written to main memory, and decrypted, when read from main memory.

公开(公告)号：GB2528796A

公开(公告)日：2016-02-03

申请号：GB201515835

申请日：2015-04-01

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS X ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT DION

IPC: G06F12/14 ,  G06F9/30 ,  G06F12/1027 ,  G06F21/62

Abstract: A processor has multiple hardware threads and an enclave page cache. The processor has a first instruction to prevent new address translations being created. This instruction takes the address of a page in a secure enclave as a as a parameter. It prevents new entries being made in a translation look-aside buffer for that page. The processor has a second instruction to record the threads accessing an enclave. This instruction specifies the enclave identifier as a parameter and records the number of hardware threads accessing the enclave. The number is decremented whenever a thread exits the enclave. The processor has a third instruction to evict a page from an enclave page cache. The instruction takes the page address to evict as a parameter. It writes the page back to memory if the number of threads accessing the enclave is zero.

公开(公告)号：GB2515611B

公开(公告)日：2015-06-03

申请号：GB201405732

申请日：2014-03-31

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  IVANOV ANTON ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT DION ,  SAVAGAONKAR UDAY R ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  WOOD WILLIAM COLIN

IPC: G06F12/14 ,  G06F9/30 ,  G06F12/10 ,  G06F21/62

公开(公告)号：BR102014006806A2

公开(公告)日：2014-12-02

申请号：BR102014006806

申请日：2014-03-21

Applicant: INTEL CORP

Inventor： ROSAS CARLOS V ,  BERENZON ALEX ,  IVANOV ANTON ,  MCKEEN FRANCIS X ,  ALEXANDROVICH IIYA ,  MICHAEL A ,  JOHNSON SIMON P ,  NEIGER GILBERT ,  RODGERS SCOTT DION ,  SHANBHOGUE VEDVYAS ,  SAVAGAONKAR UDAY R ,  SMITH WESLEY H ,  ANATI ITTAI ,  HUNTLEY BARRY E ,  LESLIE-HURD REBEKAH M ,  RAPPOPORT RINAT ,  SCARLATA VINCENT R ,  WOOD WILLIAM COLIN

IPC: G06F12/10 ,  G06F12/08