公开(公告)号：WO2014004151A3

公开(公告)日：2014-03-13

申请号：PCT/US2013046169

申请日：2013-06-17

Applicant: INTEL CORP ,  HILDESHEIM GUR ,  RAIKIN SHLOMO ,  ANATI ITTAI ,  GERZON GIDEON ,  SAVAGAONKAR UDAY ,  MCKEEN FRANCIS ,  ROZAS CARLOS ,  GOLDSMITH MICHAEL ,  DEWAN PRASHANT

Inventor： HILDESHEIM GUR ,  RAIKIN SHLOMO ,  ANATI ITTAI ,  GERZON GIDEON ,  SAVAGAONKAR UDAY ,  MCKEEN FRANCIS ,  ROZAS CARLOS ,  GOLDSMITH MICHAEL ,  DEWAN PRASHANT

IPC: G06F12/08

CPC classification number: G06F12/109 ,  G06F12/0284 ,  G06F12/1036 ,  G06F2212/656 ,  G06F2212/657

Abstract: Embodiments of apparatuses and methods including virtual address memory range registers are disclosed. In one embodiment, a processor includes a memory interface, address translation hardware, and virtual memory address comparison hardware. The memory interface is to access a system memory using a physical memory address. The address translation hardware is to support translation of a virtual memory address to the physical memory address. The virtual memory address is used by software to access a virtual memory location in the virtual memory address space of the processor. The virtual memory address comparison hardware is to determine whether the virtual memory address is within a virtual memory address range.

Abstract translation: 公开了包括虚拟地址存储器范围寄存器的装置和方法的实施例。 在一个实施例中，处理器包括存储器接口，地址转换硬件和虚拟存储器地址比较硬件。 存储器接口使用物理存储器地址访问系统存储器。 地址转换硬件支持将虚拟存储器地址转换为物理存储器地址。 虚拟内存地址被软件用来访问处理器的虚拟内存地址空间中的虚拟内存位置。 虚拟内存地址比较硬件用于确定虚拟内存地址是否在虚拟内存地址范围内。

公开(公告)号：WO2006072101A3

公开(公告)日：2006-11-23

申请号：PCT/US2005047683

申请日：2005-12-29

Applicant: INTEL CORP ,  GOLDSMITH MICHAEL ,  PANESAR KIRAN

Inventor： GOLDSMITH MICHAEL ,  PANESAR KIRAN

IPC: G06F12/10

CPC classification number: G06F12/10 ,  G06F9/45558 ,  G06F12/1081 ,  G06F12/109 ,  G06F2009/45579 ,  G06F2009/45583 ,  G06F2212/1016 ,  G06F2212/657

Abstract: A system and method including, in some embodiments, receiving a request for a graphics memory address for an input/output (I/O) device assigned to a virtual machine in a system that supports virtualization, and installing, in a graphics memory translation table, a physical guest graphics memory address to host physical memory address translation.

Abstract translation: 在一些实施例中，系统和方法包括：接收针对分配给支持虚拟化的系统中的虚拟机的输入/输出（I / O）设备的图形存储器地址的请求;以及在图形存储器转换表 ，一个物理访客图形内存地址来主持物理内存地址转换。

公开(公告)号：DE112009005466T5

公开(公告)日：2012-10-31

申请号：DE112009005466

申请日：2009-12-22

Applicant: INTEL CORP

Inventor： MCKEEN FRANCIS X ,  ROZAS CARLOS V ,  SAVAGANKAR UDAY R ,  JOHNSON SIMON P ,  SCARLATA VINCENT R ,  BRICKELL ERNIE ,  LI JIANG TAO ,  HERBERT HOWARD C ,  DEWAN PRASHANT ,  TOLOPKA STEPHEN J ,  NEIGERT GILBERT ,  DURHAM DAVID ,  GRAUNKE GARY ,  RODGERS DION ,  ALTMAN ASHER ,  CIHULA JOSEPH ,  JEYASINGH STALINSELVARAJ ,  GOLDSMITH MICHAEL ,  LINT BERNARD ,  VAN DYKE DON A ,  VAN DOREN STEPHEN R ,  GARNEY JOHN

IPC: G06F9/44 ,  G06F12/02 ,  G06F13/14 ,  G06F21/72 ,  G06F21/74

Abstract: Eine Technik wird beschrieben, welche sichere Anwendungen und Datenintegrität innerhalb eines Computersystems ermöglicht. In einer Ausführungsform werden eine oder mehrere sichere Enklaven eingerichtet, in welchen eine Anwendung und Daten gespeichert und ausgeführt werden können.

公开(公告)号：DE112013004841T5

公开(公告)日：2015-06-18

申请号：DE112013004841

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： DEWAN PRASHANT ,  SAVAGAONKAR UDAY R ,  DURHAM DAVID M ,  MARTIN JASON ,  GOLDSMITH MICHAEL ,  SAHITA RAVI ,  MCKEEN FRANCIS X ,  VEMBU BALAJI ,  SCOTT JANUS ,  KANG XIAOZHU ,  GREWAL KARANVIR S ,  CHHABRA SIDDHARTHA ,  TRIVEDI ALPA T NARENDRA ,  SCHMITZ PAUL S ,  ROZAS CARLOS V ,  STRONGIN GEOFFREY S

IPC: G06F21/50

Abstract: Bei einigen Ausführungsformen kann eine geschützte Ausführungsumgebung für eine Grafikverarbeitungseinheit definiert sein. Dieses Framework schützt die Arbeitslasten nicht nur vor Malware, die auf der Grafikverarbeitungseinheit läuft, sondern schützt diese Arbeitslasten auch vor Malware, die auf der zentralen Verarbeitungseinheit läuft. Des Weiteren kann das vertrauenswürdige Framework den Nachweis einer sicheren Ausführung durch Messen der Code- und Datenstrukturen vereinfachen, die verwendet werden, um die Arbeitslast auszuführen. Falls ein Teil der gesicherten Rechnerbasis dieses Frameworks oder der geschützten Ausführungsumgebung gefährdet ist, kann bei einigen Ausführungsformen dieser Teil von fern korrigiert werden und kann die Fehlerkorrektur von fern durch eine Bestätigung nachgewiesen werden.

公开(公告)号：DE102014004563A1

公开(公告)日：2014-10-02

申请号：DE102014004563

申请日：2014-03-28

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  BERENZON ALEX ,  IVANOV ANTON ,  MCKEEN FRANCIS X ,  ALEXANDROVICH ILYA ,  GOLDSMITH MICHAEL ,  JOHNSON SIMON P ,  NEIGER GILBERT ,  ANATI ITTAI ,  HUNTLEY BARRY E ,  LESLIE-HURD REBEKAH M ,  RAPPOPORT RINAT ,  SHANBHOGUE VEDVYAS ,  SAVAGAONKAR UDAY R ,  SMITH WESLEY H ,  RODGERS SCOTT DION ,  SCARLATA VINCENT R ,  WOOD WILLIAM COLIN

IPC: G06F9/34

Abstract: Befehle und Logik zur Bereitstellung verbesserter Paging-Fähigkeiten für Secure Enclave-Seitencaches. Ausführungsformen beinhalten mehrere Hardware-Threads oder Prozessorkerne, einen Cache zum Speichern sicherer Daten für gemeinsame Seitenadressen, die einer Secure Enclave zugeordnet sind, und für die Hardware-Threads zugänglich sind. Eine Decode-Stufe dekodiert einen ersten Befehl, der besagte gemeinsame Seitenadresse als einen Operand festlegt, und Ausführungseinheiten markieren einen Eintrag entsprechend einer Enclave-Seitencache-Zuordnung für die gemeinsame Seitenadresse, um die Erstellung einer neuen Übersetzung für entweder besagten ersten oder zweiten Hardware-Thread für den Zugriff auf die gemeinsame Seite zu blockieren. Ein zweiter Befehl wird zur Ausführung dekodiert, wobei der zweite Befehl besagte Secure Enclave als einen Operand festlegt, und Ausführungseinheiten Hardware-Threads aufzeichnet, die gerade auf sichere Daten im Enclave-Seitencache entsprechend der Secure Enclave zugreifen, und die aufgezeichnete Anzahl an Hardware-Threads dekrementiert, wenn einer der Hardware-Threads die Secure Enclave verlässt.

公开(公告)号：ES2781826T3

公开(公告)日：2020-09-08

申请号：ES14194144

申请日：2014-11-20

Applicant: INTEL CORP

Inventor： JOHNSON SIMON ,  MCKEEN FRANCIS ,  SCARLATA VINCENT ,  ROZAS CARLOS ,  SAVAGAONKAR UDAY ,  GOLDSMITH MICHAEL ,  BRICKELL ERNIE

IPC: G06F21/53 ,  G06F21/74

Abstract: Un procesador (200) que comprende: una unidad de instrucción (214) para recibir una primera instrucción, en donde la primera instrucción es inicializar un enclave seguro, y en donde la primera instrucción también incluye establecer un bit de atributo específico de funcionalidad para el enclave seguro; y una unidad de ejecución (270) para ejecutar la primera instrucción, en donde la ejecución de la primera instrucción incluye verificar que una clave de estructura de firma coincida con una clave digital (216) incorporada en el procesador para permitir que el software que se ejecuta dentro del enclave seguro utilice software o hardware para realizar una función fuera del enclave seguro; y en donde la unidad de instrucción (214) sirve también para recibir una segunda instrucción desde dentro del enclave seguro, y la unidad de ejecución (270) sirve para ejecutar la segunda instrucción, en donde la ejecución de la segunda instrucción incluye proporcionar una clave específica de funcionalidad si se activa el bit de atributo específico de funcionalidad.

公开(公告)号：DE112005001502T5

公开(公告)日：2007-11-29

申请号：DE112005001502

申请日：2005-06-22

Applicant: INTEL CORP

Inventor： GOLDSMITH MICHAEL

IPC: G06F13/10 ,  G06F9/455

Abstract: A physical device has core function circuitry that is to perform a core I/O function of a computer system. Multiple client interface circuits are provided, each of which presents itself as a complete device to a software client in the system, to access the core function circuitry. Multiplexing circuitry couples the client interfaces to the core I/O functionality. Other embodiments are also described and claimed.