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    Apparatus, method, and system for installing virtual events in virtual architecture
    1.
    发明专利
    Apparatus, method, and system for installing virtual events in virtual architecture 有权
    在虚拟建筑中安装虚拟事件的装置，方法和系统

    公开(公告)号：JP2013012252A

    公开(公告)日：2013-01-17

    申请号：JP2012230621

    申请日：2012-10-18

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： BENNETT STEVEN M ,  ANDERSON ANDREW V ,  GILBERT NEIGER ,  DION ROGERS ,  HUNTLEY BARRY E ,  SMITH LAWRENCE O

    IPC: G06F9/46

    CPC classification number: G06F9/45558 ,  G06F2009/45566

    Abstract: PROBLEM TO BE SOLVED: To provide an apparatus, a method, and a system for installing a virtual event in a layered virtual architecture.SOLUTION: In one embodiment, an apparatus comprises: virtual machine entry logic; recognition logic; and evaluation logic. The virtual machine entry logic starts to transfer control of the apparatus from a host to a guest running on a virtual machine. The recognition logic recognizes a request from the host to install a virtual event into the virtual machine. The evaluation logic specifies an intervening monitor to handle the virtual event.

    Abstract translation: 要解决的问题：提供一种用于在分层虚拟架构中安装虚拟事件的装置，方法和系统。 解决方案：在一个实施例中，一种装置包括：虚拟机进入逻辑; 识别逻辑; 和评估逻辑。 虚拟机入口逻辑开始将设备的控制从主机传送到在虚拟机上运行的guest虚拟机。 识别逻辑识别主机将虚拟事件安装到虚拟机中的请求。 评估逻辑指定一个中间监视器来处理虚拟事件。 版权所有（C）2013，JPO＆INPIT

    Apparatuses, methods, and systems for installing virtual events in layered virtual architecture
    2.
    发明专利
    Apparatuses, methods, and systems for installing virtual events in layered virtual architecture 审中-公开
    用于在层级虚拟架构中安装虚拟事件的装置，方法和系统

    公开(公告)号：JP2009015848A

    公开(公告)日：2009-01-22

    申请号：JP2008169354

    申请日：2008-06-27

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： BENNETT STEVEN M ,  ANDERSON ANDREW V ,  NEIGER GILBERT ,  RODGERS DION ,  HUNTLEY BARRY E ,  SMITH LAWRENCE O

    IPC: G06F9/46

    CPC classification number: G06F9/45558 ,  G06F2009/45566

    Abstract: PROBLEM TO BE SOLVED: To provide an apparatus, method and system for installing a virtual event in a layered virtual architecture.
    SOLUTION: In one embodiment, an apparatus includes virtual machine entry logic, recognition logic, and evaluation logic. The virtual machine entry logic starts to transfer control of the apparatus from a host to a guest running on a virtual machine. The recognition logic recognizes a request from the host to install a virtual event into the virtual machine. The evaluation logic specifies an intervening monitor to handle the virtual event.
    COPYRIGHT: (C)2009,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种用于在分层虚拟架构中安装虚拟事件的装置，方法和系统。 解决方案：在一个实施例中，设备包括虚拟机入口逻辑，识别逻辑和评估逻辑。 虚拟机入口逻辑开始将设备的控制从主机传送到在虚拟机上运行的guest虚拟机。 识别逻辑识别主机将虚拟事件安装到虚拟机中的请求。 评估逻辑指定一个中间监视器来处理虚拟事件。 版权所有（C）2009，JPO＆INPIT

    ÖFFNUNGSZUGRIFFSPROZESSOREN, VERFAHREN, SYSTEME UND BEFEHLE
    4.
    发明专利
    ÖFFNUNGSZUGRIFFSPROZESSOREN, VERFAHREN, SYSTEME UND BEFEHLE 未知

    公开(公告)号：DE112017003332T5

    公开(公告)日：2019-03-14

    申请号：DE112017003332

    申请日：2017-06-01

    Applicant: INTEL CORP

    Inventor： HUNTLEY BARRY E ,  TSAI JR-SHIAN ,  NEIGER GILBERT ,  SANKARAN RAJESH M ,  ERGIN MESUT A ,  SAHITA RAVI L ,  HERDRICH ANDREW J ,  WANG WEI

    IPC: G06F9/455

    Abstract: Ein Prozessor eines Aspekts weist eine Decodiereinheit zum Decodieren eines Öffnungszugriffsbefehls und eine mit der Decodiereinheit gekoppelte Ausführungseinheit auf. Die Ausführungseinheit liest als Reaktion auf den Öffnungszugriffsbefehl eine physische Host-Speicheradresse, die mit einer Öffnung verbunden ist, die sich im Systemspeicher befindet, von einer zugriffsgeschützten Struktur und greift auf Daten innerhalb der Öffnung an einer physischen Host-Speicheradresse zu, die nicht durch Adressenübersetzung erlangt wird. Andere Prozessoren werden auch offenbart, wie auch Verfahren, Systeme und ein maschinenlesbares Medium, das Öffnungszugriffsbefehle speichert.

    Verfahren und Einrichtung für leichtgewichtige Virtualisierungskontexte
    5.
    发明专利
    Verfahren und Einrichtung für leichtgewichtige Virtualisierungskontexte 未知

    公开(公告)号：DE112016004395T5

    公开(公告)日：2018-06-07

    申请号：DE112016004395

    申请日：2016-08-18

    Applicant: INTEL CORP

    Inventor： GUPTA DEEPAK K ,  SAHITA RAVI L ,  HUNTLEY BARRY E

    IPC: G06F21/53 ,  G06F9/455

    Abstract: Ein Prozessor umfasst ein Register zum Speichern eines ersten Zeigers auf eine Kontextdatenstruktur, das einen virtuellen Maschinenkontext angibt, wobei die Kontextdatenstruktur ein erstes Feld zum Speichern eines zweiten Zeigers auf mehrere Bereichswechselsteuerstrukturen (RSCSs, Realm Switch Control Structures) umfasst, und eine Ausführungseinheit, umfassend eine Logikschaltung zum Ausführen einer virtuellen Maschine (VM, Virtual Machine) gemäß dem virtuellen Maschinenkontext, wobei die VM ein Gastbetriebssystem (OS, Operating System), umfassend mehrere Kernelkomponenten, umfasst, und wobei jede RSCS der mehreren RSCSs einen entsprechenden Komponentenkontext angibt, der einer entsprechenden Kernelkomponente der mehreren Kernelkomponenten zugeordnet ist, und eine erste Kernelkomponente der mehreren Kernelkomponenten ausführt durch Verwenden eines von einer ersten RSCS der mehreren RSCSs angegebenen ersten Komponentenkontextes.

    Validating virtual address translation
    6.
    发明专利
    Validating virtual address translation 未知

    公开(公告)号：GB2528756A

    公开(公告)日：2016-02-03

    申请号：GB201509051

    申请日：2015-05-27

    Applicant: INTEL CORP

    Inventor： SAHITA RAVI ,  SHANBHOGUE VEDVYAS ,  SHWARTSMAN STANISLAV ,  NEIGER GILBERT ,  LEMAY MICHAEL ,  HUNTLEY BARRY E ,  DURHAM DAVID M ,  OUZIEL IDO ,  ANDERSON ANDREW

    IPC: G06F9/455 ,  G06F12/10

    Abstract: A processing core 111 executes a first application, typically a virtual machine manager 117, and a second application, typically a virtual machine 131. The first and second applications are associated, respectively, with first and second privilege levels. A first set of privileges associated with the first privilege level includes a second set of privileges associated with the second privilege level. An address validation component validates the mapping of a first address, typically a guest virtual address, to a second address, typically a guest physical address. Validation occurs using an address translation data structure, preferably a Restricted Linear Check (RLC) table, maintained by the first application. The first and second addresses are defined, respectively, in first and second address spaces of the second application. Also disclosed is an arrangement in which a page miss handler of a computer system receives a guest virtual address associated with a memory access operation by a virtual machine managed by a virtual machine manager. A tentative guest physical address is received corresponding to the guest virtual address and in view of an address translation data structure it is determined whether an expected guest physical address corresponds to the tentative guest virtual address.

    Prozessorerweiterungen zum Schutz von Stapeln während Ringübergängen
    8.
    发明专利
    Prozessorerweiterungen zum Schutz von Stapeln während Ringübergängen 未知

    公开(公告)号：DE112017000677T5

    公开(公告)日：2018-10-18

    申请号：DE112017000677

    申请日：2017-01-06

    Applicant: INTEL CORP

    Inventor： SHANBHOGUE VEDVYAS ,  BRANDT JASON W ,  SAHITA RAVI L ,  HUNTLEY BARRY E ,  PATEL BAIJU V ,  GUPTA DEEPAK K

    IPC: G06F21/54 ,  G06F21/30 ,  G06F21/55 ,  H04L29/06

    Abstract: Es wird ein Prozessor bereitgestellt, der Techniken für Prozessorerweiterungen zum Schutz von Stapeln während Ringübergängen bereitstellt. In einer Ausführungsform beinhaltet der Prozessor eine Vielzahl von Registern und einen Prozessorkern, der operativ mit der Vielzahl von Registern gekoppelt ist. Die Vielzahl von Registern wird zum Speichern von Daten verwendet, die in Privilegebenenübergängen verwendet werden. Jedes Register der Vielzahl von Registern ist einer Privilegebene zugeordnet. Ein Indikator zum Wechseln einer ersten Privilegebene einer derzeit aktiven Anwendung zu einer zweiten Privilegebene wird empfangen. Angesichts der zweiten Privilegebene wird ein Schattenstapelzeiger (SSP), der in einem Register der Vielzahl von Registern gespeichert ist, ausgewählt. Das Register ist der zweiten Privilegebene zugeordnet. Unter Verwendung des SSP wird ein Schattenstapel zur Verwendung durch den Prozessor auf der zweiten Privilegebene identifiziert.

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