公开(公告)号：JP2009295156A

公开(公告)日：2009-12-17

申请号：JP2009124745

申请日：2009-05-22

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： KURTS TSVIKA ,  CHENG KAI ,  GILBERT JEFFREY D ,  MANDELBLAT JULIUS

IPC: G06F12/08 ,  G06F12/12

CPC classification number: G06F12/0831 ,  G06F12/082

Abstract: PROBLEM TO BE SOLVED: To solve a problem, when a cache line in one cache level or snoop filter is evicted, the cache line corresponding to another level of a cache hierarchy is evicted in order to keep the cache hierarchy, and, when the snoop filter transmits many such requests, the interconnection bandwidth of increasing an effective memory latency is consumed and useful cache entry is removed. SOLUTION: This removing method includes steps of: receiving an indication of a pending capacity eviction from a caching agent; determining whether an invalidating write back transaction from the caching agent is likely for a cache line associated with the pending capacity eviction; and, if so, moving a snoop filter entry associated with the cache line from the snoop filter to a staging area. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题为了解决问题，当一个高速缓存级别或窥探过滤器中的高速缓存行被驱逐时，与缓存层级的另一个级别相对应的高速缓存行被驱逐以便保持高速缓存层级， 当窥探过滤器发送许多这样的请求时，消耗增加有效存储器延迟的互连带宽，并且消除有用的高速缓存条目。 解决方案：该移除方法包括以下步骤：从缓存代理接收待处理容量迁移的指示; 确定来自高速缓存代理的无效的回写事务是否可能用于与待处理的容量迁移相关联的高速缓存行; 并且如果是，则将与高速缓存行相关联的窥探过滤条目从窥探过滤器移动到暂存区域。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：WO2007024435A3

公开(公告)日：2007-11-29

申请号：PCT/US2006030201

申请日：2006-08-03

Applicant: INTEL CORP ,  MANDELBLAT JULIUS ,  MEHALEL MOTY ,  MENDELSON AVI ,  NAVEH ALON

Inventor： MANDELBLAT JULIUS ,  MEHALEL MOTY ,  MENDELSON AVI ,  NAVEH ALON

IPC: G06F1/32 ,  G06F12/00

CPC classification number: G06F1/3275 ,  G06F1/3225 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/601 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D50/20

Abstract: Systems and methods of dynamic memory for power reduction are described with respect to a memory with a coupled sleep device. In one embodiment, the operating requirements can reflect amount of memory required to perform commensurate operations. Memory power management logic is used to coordinate memory requirements with operating requirements. The sleep device is able to enable or disable the memory based on the requirements to reduce power consumption.

Abstract translation: 关于具有耦合的睡眠设备的存储器描述用于功率降低的动态存储器的系统和方法。 在一个实施例中，操作要求可以反映执行相应操作所需的内存量。 内存电源管理逻辑用于根据操作要求来协调内存需求。 睡眠设备能够基于要求来启用或禁用内存，以降低功耗。

公开(公告)号：WO2007078701A3

公开(公告)日：2008-01-03

申请号：PCT/US2006047301

申请日：2006-12-11

Applicant: INTEL CORP ,  KURTS TSVIKA ,  MEHALEL MOTY ,  MANDELBLAT JULIUS ,  GENDLER ALEXANDER

Inventor： KURTS TSVIKA ,  MEHALEL MOTY ,  MANDELBLAT JULIUS ,  GENDLER ALEXANDER

IPC: G06F11/00 ,  G06F11/07

CPC classification number: G06F11/0772 ,  G06F11/0742 ,  G06F11/076 ,  G06F11/1064

Abstract: Briefly, a method, main processing unit and a computer system to report a failure in a bit of a memory line by updating first and second counters for a first time and a second time correction of bit failures in a line, respectively. The updating of first and second counters after a third time correction of bit failure in the line is disabled.

Abstract translation: 简而言之，一种方法，主处理单元和计算机系统，分别通过一行更新第一和第二计数器以及一行中的位故障的第二次校正来报告存储器线路中的故障。 在线路中的位故障第三次校正之后，第一和第二计数器的更新被禁用。

公开(公告)号：DE102020128808A1

公开(公告)日：2021-07-01

申请号：DE102020128808

申请日：2020-11-02

Applicant: INTEL CORP

Inventor： WEISSMANN ELIEZER ,  BARAK OMER ,  CHABUKSWAR RAJSHREE ,  FENGER RUSSELL ,  GORBATOV EUGENE ,  GUPTA MONICA ,  MANDELBLAT JULIUS ,  MISGAV NIR ,  ROTEM EFRAIM ,  YASIN AHMAD

IPC: G06F9/50

Abstract: Einrichtung und Verfahren zur intelligenten Planung von Programmfäden über mehrere logische Prozessoren. Beispielsweise umfasst eine Ausführungsform eines Prozessors: mehrere logische Prozessoren, die einen oder mehrere logische Prozessoren eines ersten logischen Prozessortyps und eines zweiten logischen Prozessortyps aufweisen, wobei der erste logische Prozessortyp mit einem ersten Kerntyp verknüpft ist und der zweite logische Prozessortyp mit einem zweiten Kerntyp verknüpft ist; einen Planer zum Planen mehrerer Programmfäden zur Ausführung auf den mehreren logischen Prozessoren gemäß Leistungsdaten, die mit den mehreren Programmfäden verknüpft sind; wobei, wenn die Leistungsdaten anzeigen, dass ein neuer Programmfaden auf einem logischen Prozessor des ersten logischen Prozessortyps ausgeführt werden sollte, jedoch alle logischen Prozessoren des ersten logischen Prozessortyps belegt sind, der Planer bestimmen muss, ob ein zweiter Programmfaden von den logischen Prozessoren des ersten logischen Prozessortyps zu einem logischen Prozessor des zweiten logischen Prozessortyps migriert werden soll, basierend auf einer Bewertung eines ersten und eines zweiten Leistungswerts, die mit der Ausführung des ersten Programmfadens auf dem ersten bzw. zweiten logischen Prozessortyp verknüpft sind, und ferner basierend auf einer Bewertung eines dritten und eines vierten Leistungswerts, die mit der Ausführung des zweiten Programmfadens auf dem ersten bzw. zweiten logischen Prozessortyp verknüpft sind.

公开(公告)号：DE102020129549A1

公开(公告)日：2021-07-01

申请号：DE102020129549

申请日：2020-11-10

Applicant: INTEL CORP

Inventor： YASIN AHMAD ,  MANDELBLAT JULIUS ,  WEISSMANN ELIEZER ,  CHABUKSWAR RAJSHREE A ,  CHYNOWETH MICHAEL W

IPC: G06F9/50

Abstract: Ausführungsformen von Einrichtungen, Verfahren und Systemen zur Leistungsüberwachung in heterogenen Systemen werden beschrieben. In einer Ausführungsform weist eine Einrichtung auf: mehrere Leistungszähler, um mehrere ungewichtete Ereigniszählungen zu erzeugen; einen Gewichtsspeicher, um mehrere Gewichtswerte zu speichern, wobei jeder Gewichtswert einer ungewichteten Ereigniszählung entspricht; mehrere Gewichtungseinheiten, wobei jede Gewichtungseinheit dazu dient, eine entsprechende ungewichtete Ereigniszählung basierend auf einem entsprechenden Gewichtswert zu gewichten, um eine von mehreren gewichteten Ereigniszählungen zu erzeugen; und einen Arbeitszähler, um die gewichteten Ereigniszählungen zu empfangen und eine gemessene Arbeitsmenge zu erzeugen.

公开(公告)号：DE102009022151B4

公开(公告)日：2018-09-06

申请号：DE102009022151

申请日：2009-05-20

Applicant: INTEL CORP

Inventor： KURTS TSVIKA ,  CHENG KAI ,  GILBERT JEFFREY D ,  MANDELBLAT JULIUS

IPC: G06F12/12

Abstract: Verfahren, das aufweist:Empfangen (310) in einem Snoop-Filter (24) einer Angabe einer anhängigen Kapazitätsräumung von einem Caching-Agent, um Anzuzeigen, dass der Caching-Agent eine Cache-Zeile räumen wird;danach Feststellen (320), ob eine ungültig machende Rückschreibtransaktion vom Caching-Agent für eine Cache-Zeile, die mit der anhängigen Kapazitätsräumung verknüpft ist, wahrscheinlich im Snoop-Filter (24) empfangen wird, basierend auf zumindest einem von einem oder mehreren Hinweisen vom Caching-Agent und Informationen, die bereits im Snoop-Filter (24) vorhanden sind; undwenn die ungültig machende Rückschreibtransaktion wahrscheinlich ist, Bewegen eines Snoop-Filtereintrags, der mit der Cache-Zeile verknüpft ist, aus dem Snoop-Filter (24) in einen Bereitstellungsbereich und Aufhalten einer Rückinvalidierungstransaktion, um eine Transaktion auf einer mit dem Snoop-Filter (24) gekoppelten Zwischenverbindung für eine vorbestimmte Zeitdauer zu verhindern, um zu bestimmen, ob eine invalidierende Rückschreibe-Transaktion vom Caching-Agenten in der vorbestimmten Zeitperiode empfangen wird;Ansonsten Räumen des Snoop-Filter-Eintrags aus dem Snoop-Filter (24) und Senden der Rück-Invalidierungstransaktion, falls die invalidierende Rückschreibe-Transaktion nicht vom Caching-Agenten innerhalb der vorbestimmten Zeitperiode empfangen wird.

公开(公告)号：DE112006002154T5

公开(公告)日：2008-06-26

申请号：DE112006002154

申请日：2006-08-03

Applicant: INTEL CORP

Inventor： MANDELBLAT JULIUS ,  MEHALEL MOTY ,  MENDELSON AVI ,  NAVEH ALON

IPC: G06F1/32

Abstract: Systems and methods of dynamic memory for power reduction are described with respect to a memory with a coupled sleep device. In one embodiment, the operating requirements can reflect amount of memory required to perform commensurate operations. Memory power management logic is used to coordinate memory requirements with operating requirements. The sleep device is able to enable or disable the memory based on the requirements to reduce power consumption.

公开(公告)号：DE112019002389T5

公开(公告)日：2021-03-04

申请号：DE112019002389

申请日：2019-05-30

Applicant: INTEL CORP

Inventor： BONEN NADAV ,  MANDELBLAT JULIUS ,  SUCHER NIR

IPC: G06F1/32

Abstract: Eine Ausführungsform stellt eine Vorrichtung bereit. Die Vorrichtung umfasst ein erstes Speichersteuerungs-Schaltungssystem zum Steuern eines Lese- und/oder Schreibzugriffs auf ein erstes Speicherschaltungssystem über einen ersten leitfähigen Bus. Die Vorrichtung umfasst ein zweites Speichersteuerungs-Schaltungssystem zum Steuern eines Lese- und/oder Schreibzugriffs auf ein zweites Speicherschaltungssystem über einen zweiten leitfähigen Bus. Die Vorrichtung umfasst ein Energiesteuerungs-Schaltungssystem, welches mit dem ersten Speichersteuerungs-Schaltungssystem und dem zweiten Speichersteuerungs-Schaltungssystem verbunden ist. Das Energiesteuerungs-Schaltungssystem überträgt Daten von dem zweiten Speicherschaltungssystem mit dem zweiten Speichersteuerungs-Schaltungssystem über den zweiten leitfähigen Bus auf das erste Speicherschaltungssystem mit dem ersten Speichersteuerungs-Schaltungssystem über den ersten leitfähigen Bus. Das Energiesteuerungs-Schaltungssystem fährt nach der Übertragung der Daten von dem zweiten Speicherschaltungssystem auf das erste Speicherschaltungssystem das zweite Speicherschaltungssystem herunter. Das Energiesteuerungs-Schaltungssystem verringert den Energieverbrauch der Vorrichtung und kann die Batterielebensdauer der Vorrichtung verlängern.

公开(公告)号：DE102018005039A1

公开(公告)日：2018-12-27

申请号：DE102018005039

申请日：2018-06-25

Applicant: INTEL CORP

Inventor： HERDRICH ANDREW J ,  VERPLANKE EDWIN ,  DOREN STEPHEN R VAN ,  IYER RAVISHANKAR ,  WEHAGE ERIC R ,  VAKHARWALA RUPIN H ,  SANKARAN RAJESH M ,  CHAMBERLAIN JEFFREY D ,  MANDELBLAT JULIUS ,  LIU YEN-CHENG ,  PALERMO STEPHEN T ,  TAI TSUNG-YUAN C

IPC: G06F9/50

Abstract: Ein Verfahren und eine Vorrichtung für Pro-Agent-Steuerung und -Dienstqualität gemeinsam genutzter Ressourcen in einer Chip-Mehrprozessor-Plattform werden hierin beschrieben. Eine Ausführungsform eines Systems beinhaltet Folgendes: mehrere Kern- und Nicht-Kern-Anforderer gemeinsam genutzter Ressourcen, wobei die gemeinsam genutzten Ressourcen durch einen oder mehrere Ressourcenanbieter bereitgestellt werden, wobei jeder der mehreren Kern- und Nicht-Kern-Anforderer mit einer Ressourcenüberwachungskennzeichnung und einer Ressourcensteuerungskennzeichnung assoziiert ist; eine Abbildungstabelle zum Speichern der Ressourcenüberwachungs- und -steuerungskennzeichnungen, die mit jedem Nicht-Kern-Anforderer assoziiert sind; und Kennzeichnungsschaltungen zum Empfangen einer Ressourcenanfrage, die von einem Nicht-Kern-Anforderer an einen Ressourcenanbieter gesendet wird, wobei die Kennzeichnungsschaltungen die Ressourcenanfrage als Reaktion darauf derart modifizieren, dass sie die Ressourcenüberwachungs- und Ressourcensteuerungskennzeichnungen, die mit dem Nicht-Kern-Anforderer assoziiert sind, in Übereinstimmung mit der Abbildungstabelle beinhaltet, und Senden der modifizierten Ressourcenanfrage an den Ressourcenanbieter.

公开(公告)号：GB2460337A

公开(公告)日：2009-12-02

申请号：GB0909103

申请日：2009-05-27

Applicant: INTEL CORP

Inventor： KURTS TSVIKA ,  CHENG KAI ,  GILBERT JEFFREY ,  MANDELBLAT JULIUS

IPC: G06F12/08

Abstract: A multiprocessor system (10) comprise caching agents (17), e.g. processor nodes, each having local cache (12). Chipset (13) includes coherency controller 132 having inclusive snoop filter 24, providing coherency information of cache lines in caches (12), which is associated with staging pool 28. During operation, a cache (12) may determine it needs to evict one or more cache lines. To do so, caching agent (17) sends a capacity eviction transaction to snoop filter 24. If snoop filter 24 determines that an invalidating writeback transaction is likely to be issued by caching agent for a line to be evicted, then snoop filter 24 moves a filter entry, corresponding to the line to be evicted, to staging pool 28. Then, if an invalidating writeback transaction is received from the agent within a predetermined time period (from when the entry was moved to staging area 28) then the entry is deleted from pool 28 without transmission of a back invalidation request from filter 24 to agent (17).