公开(公告)号：PL3552108T3

公开(公告)日：2022-01-03

申请号：PL16923787

申请日：2016-12-12

Applicant: INTEL CORP

Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

公开(公告)号：ES2895266T3

公开(公告)日：2022-02-18

申请号：ES16923787

申请日：2016-12-12

Applicant: INTEL CORP

Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

Abstract: Un procesador que comprende: un descodificador (140, 314) para descodificar una instrucción para configurar una línea de memoria caché para indicar todo ceros; una unidad de ejecución (162), acoplada al descodificador y en respuesta a la descodificación de la instrucción, para emitir una orden de escritura para iniciar una escritura de ceros de tamaño de línea de memoria caché en una dirección de memoria; una memoria caché coherente (3904), acoplada a la unidad de ejecución, para recibir la orden de escritura, para determinar si hay un acierto en la memoria caché coherente en respuesta a la orden de escritura, para determinar si un estado de protocolo de coherencia de memoria caché (4065) de la línea de memoria caché (4070) acertada es un estado modificado o un estado exclusivo, para configurar una línea de memoria caché para indicar todo ceros cuando el estado de protocolo de coherencia de memoria caché es el estado modificado o el estado exclusivo, y para emitir la orden de escritura hacia una interconexión (3920) cuando hay una recepción de respuesta a fallo a la orden de escritura; el procesador comprende además la interconexión, en donde la interconexión, en respuesta a la recepción de la orden de escritura, está configurada para emitir un sondeo a cada una de una pluralidad de otras memorias caché coherentes para las que se ha de determinar si hay un acierto, en donde la interconexión, o la unidad de ejecución en respuesta a un mensaje desde la interconexión, está configurada para hacer que una línea de memoria caché en una de las memorias caché coherentes indique todo ceros cuando la orden de escritura y el sondeo no hicieron que se realizara la escritura de ceros de tamaño de línea de memoria caché.