公开(公告)号：KR20180006501A

公开(公告)日：2018-01-17

申请号：KR20187000578

申请日：2014-06-17

Applicant: INTEL CORP

Inventor： GUY BUFORD M ,  SINGHAL RONAK ,  NAIK MISHALI ,  TOLL BRET L

IPC: G06F9/30

CPC classification number: G06F9/30189 ,  G06F9/30018 ,  G06F9/30036

Abstract: 프로세서는, 프로세서가패킹된데이터연산마스킹을사용하지않는제1 모드, 및프로세서가패킹된데이터연산마스킹을사용하는제2 모드를포함한다. 디코드유닛은제1 모드에서주어진패킹된데이터연산에대한마스킹되지않은패킹된데이터명령어를디코드하고, 제2 모드에서주어진패킹된데이터연산의마스킹된버전에대한마스킹된패킹된데이터명령어를디코드한다. 명령어들은동일한명령어길이를갖는다. 마스킹된명령어는마스크를특정하기위한비트(들)을갖는다. 실행유닛(들)은디코드유닛과결합된다. 실행유닛(들)은, 디코드유닛이제1 모드에서마스킹되지않은명령어를디코딩하는것에응답하여, 주어진패킹된데이터연산을수행한다. 실행유닛(들)은, 디코드유닛이제2 모드에서마스킹된명령어를디코딩하는것에응답하여, 주어진패킹된데이터연산의마스킹된버전을수행한다.

Abstract translation: 处理器包括处理器不使用打包数据操作掩码的第一模式和处理器将使用打包数据操作掩码的第二模式。 解码单元，用于在第一模式下对用于给定打包数据操作的未掩码打包数据指令进行解码，并且针对在第二模式下给定打包数据操作的掩码版本来解码掩码打包数据指令。 指令的指令长度相同。 被屏蔽的指令具有指定掩码的位。 执行单元与解码单元耦合。 执行单元响应于解码单元对第一模式中的未屏蔽指令进行解码来执行给定分组数据操作。 执行单元响应于解码单元在第二模式下对经掩码的指令进行解码来执行给定打包数据操作的经掩码版本。

公开(公告)号：PL3552108T3

公开(公告)日：2022-01-03

申请号：PL16923787

申请日：2016-12-12

Applicant: INTEL CORP

Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

公开(公告)号：ES2895266T3

公开(公告)日：2022-02-18

申请号：ES16923787

申请日：2016-12-12

Applicant: INTEL CORP

Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

Abstract: Un procesador que comprende: un descodificador (140, 314) para descodificar una instrucción para configurar una línea de memoria caché para indicar todo ceros; una unidad de ejecución (162), acoplada al descodificador y en respuesta a la descodificación de la instrucción, para emitir una orden de escritura para iniciar una escritura de ceros de tamaño de línea de memoria caché en una dirección de memoria; una memoria caché coherente (3904), acoplada a la unidad de ejecución, para recibir la orden de escritura, para determinar si hay un acierto en la memoria caché coherente en respuesta a la orden de escritura, para determinar si un estado de protocolo de coherencia de memoria caché (4065) de la línea de memoria caché (4070) acertada es un estado modificado o un estado exclusivo, para configurar una línea de memoria caché para indicar todo ceros cuando el estado de protocolo de coherencia de memoria caché es el estado modificado o el estado exclusivo, y para emitir la orden de escritura hacia una interconexión (3920) cuando hay una recepción de respuesta a fallo a la orden de escritura; el procesador comprende además la interconexión, en donde la interconexión, en respuesta a la recepción de la orden de escritura, está configurada para emitir un sondeo a cada una de una pluralidad de otras memorias caché coherentes para las que se ha de determinar si hay un acierto, en donde la interconexión, o la unidad de ejecución en respuesta a un mensaje desde la interconexión, está configurada para hacer que una línea de memoria caché en una de las memorias caché coherentes indique todo ceros cuando la orden de escritura y el sondeo no hicieron que se realizara la escritura de ceros de tamaño de línea de memoria caché.

公开(公告)号：DE112016007516T5

公开(公告)日：2019-10-02

申请号：DE112016007516

申请日：2016-12-12

Applicant: INTEL CORP

Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID B ,  ALLEN JAMES D

IPC: G06F12/0817

Abstract: Ausführungsformen einer Erfindung einer Prozessorarchitektur werden offenbart. In einer Ausführungsform enthält ein Prozessor einen Decoder, eine Ausführungseinheit, einen kohärenten Cache und eine Zwischenverbindung. Der Decoder dient dazu, einen Befehl zu decodieren, um eine Cachezeile nullzustellen. Die Ausführungseinheit dient dazu, ein Schreibkommando auszustellen, um einen cachezeilengroßen Schreibvorgang von Nullen zu initiieren. Der kohärente Cache dient dazu, das Schreibkommando zu empfangen, um zu ermitteln, ob es einen Hit im kohärenten Cache gibt und ob ein Cachekohärenzprotokollzustand der getroffenen Cachezeile ein modifizierter Zustand oder ein exklusiver Zustand ist, um eine Cachezeile zu konfigurieren, nur Nullen anzuzeigen und um das Schreibkommando hin zur Zwischenverbindung auszustellen. Die Zwischenverbindung dient dazu, in Antwort auf Empfang des Schreibkommandos einen Snoop an jeden mehrerer anderer kohärenter Caches auszustellen, für die ermittelt werden muss, ob es einen Hit gibt.

公开(公告)号：EP3014419A4

公开(公告)日：2017-02-22

申请号：EP14818729

申请日：2014-06-26

Applicant: INTEL CORP

Inventor： TOLL BRET L ,  SINGHAL RONAK ,  GUY BUFORD M ,  NAIK MISHALI

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3016 ,  G06F9/30192

Abstract: A processor of an aspect includes a set of registers capable of storing packed data. An execution unit is coupled with the set of registers. The execution unit is to access the set of registers in at least two different ways in response to instructions. The at least two different ways include a first way in which the set of registers are to represent a plurality of N-bit registers. The at least two different ways also include a second way in which the set of registers are to represent a single register of at least 2N-bits. In one aspect, the at least 2N-bits is to be at least 256-bits.

公开(公告)号：EP3014418A4

公开(公告)日：2017-03-08

申请号：EP14818406

申请日：2014-06-17

Applicant: INTEL CORP

Inventor： GUY BUFORD M ,  SINGHAL RONAK ,  NAIK MISHALI ,  TOLL BRET L

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F9/30189 ,  G06F9/30018 ,  G06F9/30036

Abstract: A processor includes a first mode where the processor is not to use packed data operation masking, and a second mode where the processor is to use packed data operation masking. A decode unit to decode an unmasked packed data instruction for a given packed data operation in the first mode, and to decode a masked packed data instruction for a masked version of the given packed data operation in the second mode. The instructions have a same instruction length. The masked instruction has bit(s) to specify a mask. Execution unit(s) are coupled with the decode unit. The execution unit(s), in response to the decode unit decoding the unmasked instruction in the first mode, to perform the given packed data operation. The execution unit(s), in response to the decode unit decoding the masked instruction in the second mode, to perform the masked version of the given packed data operation.

Abstract translation: 处理器包括处理器不使用打包数据操作屏蔽的第一模式，以及处理器将使用打包数据操作屏蔽的第二模式。 解码单元，用于在第一模式中解码用于给定打包数据操作的未屏蔽的打包数据指令，并且解码用于第二模式中给定打包数据操作的屏蔽版本的屏蔽打包数据指令。 指令具有相同的指令长度。 被屏蔽的指令具有指定掩码的位。 执行单元与解码单元耦合。 执行单元响应于解码单元对第一模式中的未屏蔽指令进行解码，以执行给定的打包数据操作。 执行单元响应于解码单元对第二模式中的屏蔽指令进行解码，以执行给定打包数据操作的屏蔽版本。