公开(公告)号：WO2012087561A3

公开(公告)日：2012-08-16

申请号：PCT/US2011063466

申请日：2011-12-06

Applicant: INTEL CORP ,  SAGER DAVID J ,  SASANKA RUCHIRA ,  GABOR RON ,  RAIKIN SHLOMO ,  NUZMAN JOSEPH ,  PELED LEEOR ,  DOMER JASON A ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

Inventor： SAGER DAVID J ,  SASANKA RUCHIRA ,  GABOR RON ,  RAIKIN SHLOMO ,  NUZMAN JOSEPH ,  PELED LEEOR ,  DOMER JASON A ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F8/4442 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/54 ,  G06F11/3612 ,  G06F11/3636 ,  G06F11/3648 ,  G06F2213/0038

Abstract: Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program into multiple parallel threads are described. In some embodiments, the systems and apparatuses execute a method of original code decomposition and/or generated thread execution.

Abstract translation: 描述了用于将程序自动分解成多个并行线程的硬件和软件系统的系统，设备和方法。 在一些实施例中，系统和设备执行原始代码分解和/或生成的线程执行的方法。

公开(公告)号：BR102014005801A2

公开(公告)日：2016-03-15

申请号：BR102014005801

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： DAS ABHINAV ,  KRISHNASWAMY ARVIND ,  SAGER DAVID J ,  AGRON JASON M ,  BORBA JAYARAM ,  COOK JEFFREY J ,  SASANKA RUCHIRA

IPC: G06F9/30 ,  G06F9/44 ,  G06F11/00

Abstract: rastreamento de fluxo de controle de instruções - um mecanismo para rastrear o fluxo de controle de instruções em uma aplicação e realizar uma ou mais otimizações de um dispositivo de processamento, com base no fluxo de controle de instruções na aplicação, é revelado. os dados de fluxo de controle são gerados para indicar o fluxo de controle de blocos de instruções na aplicação. os dados de fluxo de controle podem incluir anotações que indicam se otimizações pode ser realizadas para diferentes blocos de instruções. os dados de fluxo de controle podem também ser usados para rastrear a execução das instruções para determinar se uma instrução em um bloco de instruções está atribuída a um thread, um processo, e/ou um núcleo de execução de um processador, e para determinar se os erros ocorreram durante a execução das instruções.

公开(公告)号：GB2512727A

公开(公告)日：2014-10-08

申请号：GB201402938

申请日：2014-02-19

Applicant: INTEL CORP

Inventor： BOBBA JAYARAM ,  SASANKA RUCHIRA ,  COOK JEFFREY J ,  DAS ABHINAV ,  KRISHNASWAMY ARVIND ,  SAGER DAVID J ,  AGRON JASON M

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/455 ,  G06F11/34 ,  G06F11/36

Abstract: A method of operating a device with a processor that includes receiving control flow data, the control flow data including block identifiers for blocks of instructions, destination identifiers for one or more of the blocks of the instructions, and annotations for the blocks of instructions; the method further includes determining a destination identifier for a current instruction block based on the control flow data; identifying an annotation associated with the current instruction block based on the control flow data; and performing at least one of: modifying resources used by a processor; or tracking execution of the blocks of instructions based on one or more of the annotation or the destination identifier. Optimisation of a processing device may be performed according to the annotations by way of reducing the number of components used. Tracking of the execution of the blocks of instructions may be used to determine if a hard error in memory or a soft error in execution has occurred with reference to annotation indicating the number of instructions within in a current instruction block.

公开(公告)号：DE102014003689A1

公开(公告)日：2014-09-18

申请号：DE102014003689

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： AGRON JASON M ,  SASANKA RUCHIRA ,  KRISHNASWAMY ARVIND ,  COOK JEFFREY J ,  SAGER DAVID J ,  BOBBA JAYARAM ,  DAS ABHINAV

IPC: G06F9/38

Abstract: Ein Mechanismus für die Verfolgung des Kontrollflusses in einer Anwendung und die Durchführung von einer oder mehreren Optimierungen eines Verarbeitungsgeräts auf Basis des Kontrollflusses der Befehle in der Anwendung wird offenbart. Kontrollflussdaten werden erzeugt, um den Kontrollfluss der Befehlsblöcke in der Anwendung anzugeben. Die Kontrollflussdaten können Anmerkungen beinhalten, die angeben, ob Optimierungen für die verschiedenen Befehlsblöcke durchgeführt werden können. Die Kontrollflussdaten können auch verwendet werden, um die Ausführung der Befehle zu verfolgen, um zu bestimmen, ob ein Befehl in einem Befehlsblock einem Thread, einem Prozess und/oder einem Ausführungskern eines Prozessors zugewiesen ist, und um zu bestimmen, ob Fehler während der Ausführung der Befehle aufgetreten sind.

公开(公告)号：SG11201703912VA

公开(公告)日：2017-06-29

申请号：SG11201703912V

申请日：2015-10-09

Applicant: INTEL CORP

Inventor： SASANKA RUCHIRA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F12/08

Abstract: In one embodiment of the invention, a processor comprising an upper level cache and at least one processor core. The at least one processor core includes one or more registers and a plurality of instruction processing stages: a decode unit to decode an instruction requiring an input of a plurality of data elements, wherein a size of each of the plurality of data elements is less than a cache line size of the processor; an execution unit to load the plurality of data elements to the one or more registers of the processor, without loading data elements spatially adjacent to the plurality of data elements or the plurality of data elements in an upper level cache.

公开(公告)号：GB2512727B

公开(公告)日：2015-10-21

申请号：GB201402938

申请日：2014-02-19

Applicant: INTEL CORP

Inventor： BOBBA JAYARAM ,  SASANKA RUCHIRA ,  COOK JEFFREY J ,  DAS ABHINAV ,  KRISHNASWAMY ARVIND ,  SAGER DAVID J ,  AGRON JASON M

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/455 ,  G06F11/34 ,  G06F11/36

公开(公告)号：EP2965194A4

公开(公告)日：2016-11-30

申请号：EP13877084

申请日：2013-03-05

Applicant: INTEL CORP

Inventor： SASANKA RUCHIRA ,  COOK JEFFREY J ,  DAS ABHINAV ,  BOBBA JAYARAM ,  GREENFIELD MICHAEL R ,  SRINIVAS SURESH

IPC: G06F9/06 ,  G06F9/30 ,  G06F9/45

CPC classification number: G06F8/41 ,  G06F8/456

公开(公告)号：EP3230852A4

公开(公告)日：2018-07-25

申请号：EP15866639

申请日：2015-10-09

Applicant: INTEL CORP

Inventor： SASANKA RUCHIRA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F12/08

CPC classification number: G06F12/0811 ,  G06F9/30043 ,  G06F12/0804 ,  G06F12/0875 ,  G06F12/0886 ,  G06F2212/283 ,  G06F2212/452

Abstract: In one embodiment of the invention, a processor comprising an upper level cache and at least one processor core. The at least one processor core includes one or more registers and a plurality of instruction processing stages: a decode unit to decode an instruction requiring an input of a plurality of data elements, wherein a size of each of the plurality of data elements is less than a cache line size of the processor; an execution unit to load the plurality of data elements to the one or more registers of the processor, without loading data elements spatially adjacent to the plurality of data elements or the plurality of data elements in an upper level cache.

公开(公告)号：DE112013005131T5

公开(公告)日：2015-07-16

申请号：DE112013005131

申请日：2013-06-19

Applicant: INTEL CORP

Inventor： SASANKA RUCHIRA

IPC: G06F9/44

Abstract: Hier werden Mechanismen zur kontinuierlichen automatischen Abstimmung von Coderegionen für optimale Hardware-Auslegungen für die Coderegionen beschrieben. Ein Mechanismus stimmt automatisch die abstimmbaren Parameter für eine demarkierte Coderegion durch ein Berechnen von Metriken ab, während die Coderegion mit verschiedenen Sätzen abstimmbarer Parameter ausgeführt wird, und durch ein Auswählen eines der verschiedenen Sätze auf der Basis der berechneten Metriken.

公开(公告)号：DE112011104596T5

公开(公告)日：2014-01-16

申请号：DE112011104596

申请日：2011-12-06

Applicant: INTEL CORP

Inventor： SAGER DAVID J ,  RAIKIN SHLOMO ,  DOMER JASON A ,  SASANKA RUCHIRA ,  GABOR RON ,  NUZMAN JOSEPH ,  PELED LEEOR ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/30 ,  G06F9/38

Abstract: Systeme, Vorrichtungen und Verfahren für ein Hardware- und Softwaresystem zum automatischen Zerlegen eines Programms in mehrere parallele Threads werden beschrieben. In einigen Ausführungsformen führen die Systeme und Vorrichtungen ein Verfahren zum Zerlegen eines ursprünglichen Codes und/oder einer generierten Thread-Ausführung aus.