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    Transition from source instruction set architecture (isa) code to translated code in partial emulation environment
    2.
    发明专利
    Transition from source instruction set architecture (isa) code to translated code in partial emulation environment 有权
    源代码指令集架构（ISA）转换部分模拟环境中的翻译代码

    公开(公告)号：JP2011134315A

    公开(公告)日：2011-07-07

    申请号：JP2010262793

    申请日：2010-11-25

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： WINKEL SEBASTIAN ,  YAMADA KOICHI ,  SRINIVAS SURESH ,  SMITH JAMES E

    IPC: G06F9/455

    CPC classification number: G06F9/3017 ,  G06F9/455 ,  G06F12/0873 ,  G06F12/0875

    Abstract: PROBLEM TO BE SOLVED: To provide an instruction set architecture that achieves a software emulation environment with high performance.
    SOLUTION: A processor operates in multiple modes, including a direct execution mode and an emulation execution mode. The processor operates in a partial emulation model in which source instruction set architecture (ISA) instructions are directly processed in the direct execution mode and translated code generated by an emulation engine is processed in the emulation execution mode. Furthermore, use of information that can be stored in one or more storages of the processor and elsewhere in a system enables efficient transitions between the modes.
    COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：提供实现具有高性能的软件仿真环境的指令集架构。 解决方案：处理器以多种模式运行，包括直接执行模式和仿真执行模式。 处理器在部分仿真模型中操作，其中源指令集架构（ISA）指令以直接执行模式直接处理，并且仿真引擎生成的转换代码在仿真执行模式下被处理。 此外，使用可以存储在处理器的一个或多个存储器中以及系统中的其他地方的信息使得能够在这些模式之间有效地转换。 版权所有（C）2011，JPO＆INPIT

    Inter-architecture compatability module to allow code module of one architecture to use library module of another architecture
    4.
    发明专利
    Inter-architecture compatability module to allow code module of one architecture to use library module of another architecture 未知

    公开(公告)号：GB2524616A

    公开(公告)日：2015-09-30

    申请号：GB201500818

    申请日：2015-01-19

    Applicant: INTEL CORP

    Inventor： HASABNIS NIRANJAN ,  SRINIVAS SURESH ,  BOBBA JAYARAM

    IPC: G06F9/30

    Abstract: An inter-architecture compatibility apparatus 522 comprises: a control flow transfer reception module 530 to receive a first call procedure operation, intended for a first architecture library module, from a first architecture code module 516, where the first call procedure operation involves a first plurality of input parameters; an application binary interface (ABI) change module 532, coupled with the control flow transfer reception module, to make ABI changes to convert the first call procedure operation, involving the first plurality of input parameters, to a corresponding second call procedure operation, involving a second plurality of input parameters, which is compatible with a second architecture library module; and a control flow transfer output module 536, coupled with the ABI change module, to provide the second call procedure operation to the second architecture library module 518. The modules 530, 532, 536 may be part of a first wrapper module that corresponds to the first architecture library module. The apparatus may allow 32-bit legacy code 516 to run on 64-bit architecture using native libraries 518.

    Architekturübergreifendes Kompatibilitätsmodul, um zuzulassen, dass ein Codemodul einer Architektur ein Bibliotheksmodul einer anderen Architektur verwendet
    5.
    发明专利
    Architekturübergreifendes Kompatibilitätsmodul, um zuzulassen, dass ein Codemodul einer Architektur ein Bibliotheksmodul einer anderen Architektur verwendet 未知

    公开(公告)号：DE102015002582A1

    公开(公告)日：2015-10-01

    申请号：DE102015002582

    申请日：2015-02-27

    Applicant: INTEL CORP

    Inventor： HASABNIS NIRANJAN ,  SRINIVAS SURESH ,  BOBBA JAYARAM

    IPC: G06F9/44

    Abstract: Ein architekturübergreifendes Kompatibilitätsgerät eines Aspekts umfasst ein Kontrollflusstransferempfangsmodul, um eine erste Prozeduraufrufoperation, die für ein Bibliotheksmodul erster Architektur bestimmt ist, von einem Codemodul erster Architektur zu empfangen. Die erste Prozeduraufrufoperation bezieht eine erste Vielzahl an Eingabeparametern ein. Ein Binärschnittstellenänderungsmodul (ABI-Änderungsmodul) ist mit dem Kontrollflusstransferempfangsmodul gekoppelt. Das ABI-Änderungsmodul macht ABI-Änderungen, um die erste Prozeduraufrufoperation, die die erste Vielzahl an Eingabeparametern umfasst, in eine entsprechende zweite Prozeduraufrufoperation, die eine zweite Vielzahl an Eingabeparametern umfasst, zu konvertieren. Die zweite Prozeduraufrufoperation ist mit einem Bibliotheksmodul zweiter Architektur kompatibel. Ein Kontrollflusstransferausgabemodul ist mit dem ABI-Änderungsmodul gekoppelt. Das Kontrollflusstransferausgabemodul stellt die zweite Prozeduraufrufoperation für das Bibliotheksmodul zweiter Architektur bereit.

    Techniken zur Verwendung von Speicher-Attributen
    10.
    发明专利
    Techniken zur Verwendung von Speicher-Attributen 未知

    公开(公告)号：DE102007006190B4

    公开(公告)日：2017-10-26

    申请号：DE102007006190

    申请日：2007-02-07

    Applicant: INTEL CORP

    Inventor： JACOBSON QUINN ,  BRACY ANNE ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER ,  MERTEN MATTHEW ,  SRINIVAS SURESH ,  DOSHI KSHITIJ ,  CHINYA GAUTHAM ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  SHEAFFER GAD

    IPC: G06F12/02 ,  G06F12/00

    Abstract: Maschinenlesbares Medium, auf dem ein Satz Befehle gespeichert ist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine dazu veranlassen, ein Verfahren auszuführen, das aufweist: Lesen eines Attributbits (115), welches einer Cache-Speicherlinie (105) zugeordnet ist, wobei die Cache-Speicherlinie (105) nur einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist, wobei das Attributbit (115) als ein Ergebnis des Ausführens eines Befehls geprüft wird, und wobei das Attributbit (115) durch Ausführen eines load_check Befehls gelesen wird und das Attributbit durch Ausführen eines load_set Befehls gesetzt wird; Bestimmen des Werts des Attributbits (115), wobei das Bestimmen des Werts des Attributbits (115) das Ausführen eines Architekturszenarios in einem Prozessor der Maschine aufweist, wobei das Szenario bestimmt, ob die Cache-Speicherlinie (115) sich in einem unerwarteten Zustand befindet; Ausführen eines leichtgewichtigen Yield-Ereignisses in Reaktion auf das Bestimmen des Werts des Attributbits (115).

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