公开(公告)号：EP3087454A4

公开(公告)日：2017-08-02

申请号：EP13900287

申请日：2013-12-23

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  GEISLER ERIC ,  MILLIER MARSHALL MARC

IPC: G06F13/38

CPC classification number: G06F13/385 ,  G06F13/4282

Abstract: Techniques for handling unaligned data in a computing system are described herein. The techniques may include receiving data from an input/output (I/O) device, through an I/O interface. The data may be padded by adding values to the data at the I/O interface if the data is unaligned with respect to that computing system such that a consumer of the data associated with the I/O device ignores the added values.

Abstract translation: 这里描述了用于处理计算系统中的未对齐数据的技术。 这些技术可以包括通过I / O接口从输入/输出（I / O）设备接收数据。 如果数据相对于该计算系统未对齐，则可以通过在I / O接口处向数据添加值来填充数据，使得与I / O设备相关联的数据的消费者忽略增加的值。

公开(公告)号：DE102020114142A1

公开(公告)日：2020-12-31

申请号：DE102020114142

申请日：2020-05-27

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  SAMUDRALA SRIDHAR ,  SARANGAM PARTHASARATHY ,  PATIL KIRAN

IPC: G06F9/48

Abstract: Technologien für Unterbrechungs-disassoziierte Warteschlangenbildung für Multi-Warteschlangen-Eingabe-/Ausgabe-Vorrichtungen umfassen ein Bestimmen, ob ein Netzwerkpaket in einer Unterbrechungs-disassoziierten Warteschlange angekommen ist, und ein Liefern des Netzwerkpakets an eine Anwendung, die durch den Rechenknoten gemanagt wird. Die Anwendung ist mit einem Anwendungs-Thread assoziiert, und die Unterbrechungs-disassoziierte Warteschlange kann in einem Polling-Modus sein. Nachfolgend kann, ansprechend auf ein Übergangsereignis, die Unterbrechungs-disassoziierte Warteschlange in einen Unterbrechungsmodus übergehen.

公开(公告)号：DE102024128700A1

公开(公告)日：2025-05-15

申请号：DE102024128700

申请日：2024-10-04

Applicant: INTEL CORP

Inventor： RAHMAN MD ASHIQUR ,  PENARANDA CEBRIAN ROBERTO ,  VASUDEVAN ANIL ,  ALEMANIA ALLISTER ,  YEBENES SEGURA PEDRO

IPC: H04L49/505

Abstract: Hierin beschriebene Beispiele betreffen einen Switch. In einigen Beispielen beinhaltet der Switch eine Schaltungsanordnung, die ausgelegt ist zum: basierend auf dem Empfang eines Pakets und einer Ebene einer ersten Warteschlange, Auswählen zwischen einem ersten Speicher und einer zweiten Speichervorrichtung unter mehreren zweiten Speichervorrichtungen zum Speichern des Pakets, basierend auf Auswahl des ersten Speichers, Speichern des Pakets in dem ersten Speicher und basierend auf Auswahl der zweiten Speichervorrichtung unter mehreren zweiten Speichervorrichtungen, Speichern des Pakets in der ausgewählten zweiten Speichervorrichtung. In einigen Beispielen ist das Paket mit einem Eingangsport und einem Ausgangsport assoziiert, und die ausgewählte zweite Speichervorrichtung ist mit einem dritten Port assoziiert, der sich von dem Eingangsport oder dem Ausgangsport, die mit dem Paket assoziiert sind, unterscheidet.

公开(公告)号：DE102018004727A1

公开(公告)日：2019-01-03

申请号：DE102018004727

申请日：2018-06-13

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  KRISHNAN VENKATA ,  HERDRICH ANDREW J ,  WANG REN ,  BLANKENSHIP ROBERT G ,  GEETHA VEDARAMAN ,  SHAH SHRIKANT M ,  MILLIER MARSHALL A ,  SADE RAANAN ,  PHAM BINH Q ,  SERRES OLIVIER ,  MIAO CHYI-CHANG ,  WILKERSON CHRISTOPHER B

IPC: G06F12/0806 ,  G06F9/48

Abstract: Ein Verfahren und System zum Durchführen von Datenbewegungsoperationen wird hierin beschrieben. Eine Ausführungsform eines Verfahrens weist auf: Speichern von Daten für eine erste Speicheradresse in einer Cachezeile eines Speichers einer ersten Verarbeitungseinheit, wobei die Cachezeile mit einem Kohärenzzustand assoziiert ist, der anzeigt, dass der Speicher den alleinigen Besitz der Cachezeile hat; Decodieren eines Befehls zur Ausführung durch eine zweite Verarbeitungseinheit, wobei der Befehl einen Quelldatenoperanden, der die erste Speicheradresse angibt, und einen Zieloperanden, der einen Speicherort in der zweiten Verarbeitungseinheit angibt, umfasst; und in Reaktion auf das Ausführen des decodierten Befehls Kopieren von Daten von der Cachezeile des Speichers der ersten Verarbeitungseinheit, wie durch die erste Speicheradresse identifiziert, zum Speicherort der zweiten Verarbeitungseinheit, wobei die Cachezeile in Reaktion auf den Kopiervorgang im Speicher verbleiben soll und der Kohärenzzustand unverändert bleiben soll.

公开(公告)号：DE102015102872A1

公开(公告)日：2015-11-05

申请号：DE102015102872

申请日：2015-02-27

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  SARANGAM PARTHASARATHY ,  SANKARAN RAJESH M

IPC: H04L12/28

Abstract: Technologien für die beschleunigte Netzvirtualisierung umfassen das Ausführen von Paketverarbeitungsfunktionen durch einen Netzvirtualisierer, der in einer Anbieterabteilung einer Rechenvorrichtung hergestellt ist, und das Abladen von Paketbewegungsfunktionen zu einer Netzschnittstellensteuereinheit der Rechenvorrichtung. In den erläuternden Ausführungsformen umfasst die Netzschnittstellensteuereinheit einen oder mehrere dem Abnehmer zugewandte Ports, einen dem Anbieter zugewandten Port und einen einem externen Netz zugewandten Port, die von der Netzschnittstellensteuereinheit verwendet werden, um Pakete von, zu und zwischen den verschiedenen Abteilungen der Rechenvorrichtung zu empfangen, zu senden und zu übergeben. Um ein Paket zu übertragen, erzeugt der Netzvirtualisierer einen Anbieterkopf und entweder der Netzvirtualisierer oder die Netzschnittstellensteuereinheit kapselt ein Paket, das von der Abnehmerabteilung empfangen wird, mit dem Anbieterkopf ein. Um ein Paket zu empfangen, löst entweder der Netzvirtualisierer oder die Netzschnittstellensteuereinheit einen Anbieterkopf vom empfangenen Paket ab.

公开(公告)号：DE102020128299A1

公开(公告)日：2021-06-17

申请号：DE102020128299

申请日：2020-10-28

Applicant: INTEL CORP

Inventor： CORNETT LINDEN ,  VASUDEVAN ANIL ,  SARANGAM PARTHASARATHY ,  PATIL KIRAN

IPC: G06F9/46

Abstract: Verfahren zum Durchführen effizienter Empfangsinterrupt-Signalisierung und zugeordnete Vorrichtungen, Rechenplattformen, Software und Firmware. Empfangs- (RX) Warteschlangen, in die Deskriptoren, die Paketen zugeordnet sind, eingereiht werden, werden im Host-Speicher implementiert und logisch in Pools partitioniert, wobei jeder RX-Warteschlangen-Pool einem jeweiligen Interrupt-Vektor zugeordnet ist. Empfangs-Ereignis-Warteschlangen (REQs), die jeweiligen RX-Warteschlangen-Pools und Interrupt-Vektoren zugeordnet sind, werden ebenfalls im Host-Speicher implementiert. Die Ereigniserzeugung wird für einige RX-Warteschlangen selektiv aktiviert, während die Ereigniserzeugung für andere maskiert wird. Ansprechend auf Ereignisursachen für RX-Warteschlangen, die Ereigniserzeugungs-aktiviert sind, werden zugeordnete Ereignisse erzeugt und in die REQs eingereiht, und Interrupts auf zugeordneten Interrupt-Vektoren werden durchgesetzt. Die Ereignisse werden durch Zugreifen auf die Ereignisse in den REQs bedient, die die RX-Warteschlange für das Ereignis und einen nächsten Aktivitätsort identifizieren, an dem ein nächster Deskriptor, der verarbeitet werden soll, angeordnet ist. Nach Durchsetzen eines Interrupts kann eine RX-Warteschlange auto-maskiert werden, um die Erzeugung zusätzlicher Ereignisse zu verhindern, wenn neue Deskriptoren in die RX-Warteschlange eingereiht werden.

公开(公告)号：DE102014116418A1

公开(公告)日：2015-06-18

申请号：DE102014116418

申请日：2014-11-11

Applicant: INTEL CORP

Inventor： NAOURI YGDAL ,  SARANGAM PARTHASARATHY ,  CHAYAT RONEN ,  VASUDEVAN ANIL ,  FRIEDMAN BEN-ZION ,  GRAVEL ALAIN

IPC: G06F13/16 ,  G06F12/06 ,  G06F13/42

Abstract: Eine Ausführungsform kann Schaltungen umfassen, die, zumindest teilweise, mindestens eine Indikation zur Verfügung stellen, dass mindestens ein Teil der Daten zur Verarbeitung durch mindestens einen Datenprozessor verfügbar ist. Mindestens eine Indikation kann vor, zumindest teilweise, der Gesamtheit des mindestens einen Teils der Daten, dass diese zur Verarbeitung durch mindestens einen Datenprozessor verfügbar sind, zur Verfügung gestellt werden. Der zumindest eine Datenprozessor kann als zumindest teilweise Reaktion auf die zumindest eine Indikation die Verarbeitung beginnen. Viele Alternativen, Variationen und Modifikationen sind möglich.

公开(公告)号：DE112011105911T5

公开(公告)日：2014-09-11

申请号：DE112011105911

申请日：2011-12-01

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  SARANGAM PARTHASARATHY ,  GANGA ILANGO S

IPC: G06F13/14 ,  G06F15/16 ,  H04L29/02

Abstract: Eine Ausführungsform kann mindestens einen Serverprozessor enthalten, der, mindestens teilweise, eine Server-Switch-Schaltungs-Daten- und -Steuerungsebenen-Verarbeitung steuern kann. Der mindestens eine Prozessor kann mindestens einen Cache-Speicher enthalten, der an mindestens einer Datenübertragung beteiligt werden kann, an der mindestens eine Komponente des Servers beteiligt ist. Die mindestens eine Datenübertragung kann in einer Weise ausgeführt werden, die eine Beteiligung von Serversystemspeicher umgeht. Die Switch-Schaltungen können mit dem mindestens einen Prozessor und mit mindestens einem Knoten über Kommunikationslinks kommunikativ gekoppelt sein. Der mindestens eine Prozessor kann, mindestens teilweise, mindestens ein Kommunikationsprotokoll auswählen, das durch die Links verwendet werden soll. Die Switch-Schaltungen können, mindestens teilweise, über mindestens einen der Links mindestens ein empfangenes Paket weiterleiten. Viele Modifizierungen sind möglich.

公开(公告)号：AT426987T

公开(公告)日：2009-04-15

申请号：AT04756431

申请日：2004-06-29

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  BELL DENNIS ,  MINTURN DAVID ,  SEN SUJOY

IPC: H04L29/06 ,  G06F13/28 ,  G06F15/173 ,  H01L29/40 ,  H04L12/56

Abstract: In one embodiment, a method is provided. The method of this embodiment provides storing a packet header at a set of at least one page of memory allocated to storing packet headers, and storing the packet header and a packet payload at a location not in the set of at least one page of memory allocated to storing packet headers.

公开(公告)号：DE102014110423A1

公开(公告)日：2015-01-29

申请号：DE102014110423

申请日：2014-07-23

Applicant: INTEL CORP

Inventor： VASUDEVAN ANIL ,  MINTURN DAVE B ,  PATIL KIRAN

IPC: G06F12/08

Abstract: Es werden Beispiele offenbart, um Daten zwischen einem Netzwerk-Eingabe/-Ausgabe-(I/O)-Gerät und einem Speichersubsystem und/oder Speichergerät zu bewegen. Bei einigen Beispielen kann ein Netzwerk-I/O-Gerät, das mit einem Host-Gerät gekoppelt ist, einen Daten-Frame empfangen, der eine Anfrage einschließt, auf ein Speichersubsystem oder Speichergerät zuzugreifen. Das Speichersubsystem und/oder Speichergerät kann sich beim Netzwerk-I/O-Gerät oder separat davon befinden gekoppelt mit dem Host-Gerät durch einen Speicher-Controller. Ein oder mehrere Puffer, die in einem Cache für Prozessor-Schaltungen verwaltet werden, können verwendet werden, um Steuerinformationen auszutauschen oder mit dem Daten-Frame verbundene Daten bereitzustellen, um die Verwendung von Systemspeicher, um Daten zum oder vom Speichersubsystem und/oder Speichergerät zu bewegen, zu vermeiden oder zu eliminieren. Weitere Beispiele sind beschrieben und werden beansprucht.