公开(公告)号：DE112019001349T5

公开(公告)日：2020-11-26

申请号：DE112019001349

申请日：2019-03-12

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN ,  CHEN BOMY ,  TAYLOR ANDREW

IPC: H01L23/49 ,  H01L21/60 ,  H01L21/768 ,  H01L23/485 ,  H01L23/522

Abstract: Eine Chipmatrize mit integrierter Schaltung weist ein Kraftminderungssystem zum Reduzieren oder Verringern von Spannungen unter Pads auf, die typischerweise durch Drahtbonden unter jedem Drahtbondpad verursacht werden. Das Kraftminderungssystem weist einen Metallbereich (22) auf, der als Stoßplatte dient, eine Abdichtungsschicht, die über der Stoßplatte angeordnet ist, und eine Kraftminderungsschicht, die eine Anordnung von verschlossenen Hohlräumen (56A) zwischen dem Metallbereich (22) und der Abdichtungsschicht (52) aufweist. Die verschlossenen Hohlräume (56A) in der Kraftminderungsschicht werden definiert, indem Öffnungen in einer dielektrischen Oxidschicht ausgebildet werden und eine nicht konforme Abdichtungsschicht (52) über den Öffnungen ausgebildet wird, um eine Anordnung von verschlossenen Hohlräumen (56A) zu definieren. Das Kraftminderungssystem mildert Spannungen ab, die durch ein Drahtbonding an jedem Drahtbond-Pad verursacht werden, wodurch Schäden im Zusammenhang mit Drahtbonden an Halbleitervorrichtungen, die sich in den Bereichen unter den Pads des Chips befinden, verringert oder beseitigt werden können.

公开(公告)号：DE112018000825B4

公开(公告)日：2023-01-19

申请号：DE112018000825

申请日：2018-02-07

Applicant: MICROCHIP TECH INC

Inventor： DARYANANI SONU ,  CHEN BOMY ,  HYMAS MEL

IPC: H10B41/00 ,  H01L29/423 ,  H01L29/66 ,  H10B41/30

Abstract: Verfahren zum Herstellen einer Flash-Speicheranordnung auf einem Substrat, wobei das Verfahren die folgenden Schritte aufweist:Anfertigen des Substrats (100) mit flacher Grabenisolation (120), um aktive Abschnitte (110) zu definieren und voneinander zu trennen;Abscheiden einer Floating-Gate-Oxidschicht (140) auf dem angefertigten Substrat (100);Abscheiden einer Floating-Gate-Polysiliziumschicht (130) auf der Floating-Gate-Oxidschicht (140);Polieren der Floating-Gate-Polysiliziumschicht (130), um eine Vielzahl von schmalen Floating-Gates (130) oberhalb der aktiven Abschnitte (110) des Substrats (100) zu isolieren;Abscheiden einer Siliziumnitridschicht (150) auf der Vielzahl von Floating-Gates (130);Strukturieren und Ätzen der Siliziumnitridschicht (150), um Siliziumnitridelemente zu erzeugen;Abscheiden einer Reihe von Oxidabstandshaltern (170) entlang der Seiten der Siliziumnitridelemente;Einsetzen eines Source-Übergangs (180) in das Substrat (100) unterhalb der einzelnen Floating-Gates (130);Entfernen der Floating-Gate-Polysiliziumschicht (130), außer unter einzelnen Oxidabstandshaltern (170), wobei die verbleibenden Floating-Gates (130) eine Breite von etwa 120 nm aufweisen, dann Entfernen der Reihe von Oxidabstandshaltern (170);Abscheiden einer Zwischenpolyschicht (190) auf den verbleibenden Floating-Gates (130); Abscheiden einer zweiten Polysiliziumschicht (200) auf der Zwischenpolyschicht (190); undStrukturieren und Ätzen der zweiten Polysiliziumschicht (200), um die zweite Polysiliziumschicht (200) in Wortleitungsanordnungen (250) und Lösch-Gates (260) zu trennen.

公开(公告)号：DE112018000825T5

公开(公告)日：2019-10-24

申请号：DE112018000825

申请日：2018-02-07

Applicant: MICROCHIP TECH INC

Inventor： DARYANANI SONU ,  CHEN BOMY ,  HYMAS MEL

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L29/423 ,  H01L29/66

Abstract: Ein Verfahren zum Herstellen einer Flash-Speicheranordnung auf einem Substrat kann aufweisen: Anfertigen des Substrats mit einer flachen Grabenisolation, um aktive Abschnitte zu definieren; Abscheiden einer Floating-Gate-Oxidschicht auf dem angefertigten Substrat; Abscheiden einer Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht; Polieren der Floating-Gate-Polysiliziumschicht, um eine Vielzahl von Floating-Gates über den aktiven Abschnitten des Substrats zu isolieren; Abscheiden einer Siliziumnitridschicht auf der Vielzahl von Floating-Gates; Strukturieren und Ätzen der Siliziumnitridschicht, um Siliziumnitridelemente zu erzeugen; Abscheiden einer Reihe von Oxidabstandshaltern entlang der Seiten der Siliziumnitridelemente; Einsetzen eines Source-Übergangs in das Substrat unterhalb der einzelnen Floating-Gates; Entfernen der Floating-Gate-Polysiliziumschicht, außer wo sie sich unter einzelnen Oxidabstandshaltern befindet, dann Entfernen der Reihe von Oxidabstandshaltern; Ablagern einer Zwischenpoly-Schicht auf den verbleibenden Floating-Gates; Abscheiden einer zweiten Polysiliziumschicht auf der Zwischenpolyschicht; und Strukturieren und Ätzen der zweiten Polysiliziumschicht, um die zweite Polysiliziumschicht in Wortleitungsanordnungen und Lösch-Gates zu trennen.

公开(公告)号：DE112023001358T5

公开(公告)日：2025-01-09

申请号：DE112023001358

申请日：2023-03-10

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN ,  CHEN BOMY ,  KOVATS JULIUS ,  RAMAMURTHY ANU

IPC: H01L25/18 ,  G06F1/04 ,  H01L23/495 ,  H01L23/498 ,  H01L23/538 ,  H01L25/16 ,  H10D80/30

Abstract: Vorrichtung, die ein Trägermaterial aufweist, das einen ersten und einen zweiten Trägermaterialkontakt aufweist; einen Chip, der einen Vorderseiten-Chip-Kontakt und einen ersten und einen zweiten Rückseiten-Chip-Kontakt aufweist, wobei der Vorderseiten-Chip-Kontakt elektrisch mit dem ersten Trägermaterialkontakt verbunden ist; einen Chip, der einen Chip-Kontakt aufweist, der elektrisch mit dem ersten Rückseiten-Chip-Kontakt verbunden ist; und eine Zuleitung, die elektrisch mit dem zweiten Rückseiten-Chip-Kontakt verbunden ist und elektrisch mit dem zweiten Trägermaterialkontakt verbunden ist.

公开(公告)号：DE112018004327T5

公开(公告)日：2020-05-14

申请号：DE112018004327

申请日：2018-09-26

Applicant: MICROCHIP TECH INC

Inventor： HYMAS MEL ,  CHEN BOMY ,  STOM GREG ,  WALLS JAMES

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/788

Abstract: Ein Verfahren zum Ausbilden einer Speicherzelle, z. B. einer Flash-Speicherzelle, kann beinhalten: (a) Abscheiden von Polysilizium über einem Substrat, (b) Abscheiden einer Maske über dem Polysilizium, (c) Ätzen einer Öffnung in der Maske, um eine Oberfläche des Polysiliziums freizulegen, (d) Züchten eines Floating-Gate-Oxids auf der freiliegenden Polysiliziumoberfläche, (e) Abscheiden von zusätzlichem Oxid über dem Floating-Gate-Oxid, so dass das Floating-Gate-Oxid und das zusätzliche Oxid gemeinsam eine Oxidkappe festlegen, (f) Entfernen von Maskenmaterial benachbart zu der Oxidkappe, (g) Abätzen von Teilen des Polysiliziums, die von der Oxidkappe unbedeckt sind, wobei ein verbleibender Teil des Polysiliziums ein Floating Gate definiert, und (h) Abscheiden einer Abstandshalterschicht über der Oxidkappe und dem Floating Gate. Die Abstandshalterschicht kann einen Abschirmbereich aufweisen, der über zumindest einem nach oben weisenden Spitzenbereich des Floating Gate ausgerichtet ist, was dazu beiträgt, solche Spitzenbereiche vor einem nachfolgenden Source-Implantationsprozess zu schützen.

公开(公告)号：DE112019007397T5

公开(公告)日：2022-02-24

申请号：DE112019007397

申请日：2019-09-25

Applicant: MICROCHIP TECH INC

Inventor： DARYANANI SONU ,  CHEN BOMY ,  MARTIN MATTHEW

IPC: H01L27/11521 ,  H01L21/8239 ,  H01L29/788

Abstract: Es wird eine Speicherzelle mit einer Struktur einer modifizierten Flash-Speicherzelle bereitgestellt, die jedoch ausgebildet ist, um in einem Niederspannungsbereich zu arbeiten (z. B. unter Verwendung von Spannungen mit einer Amplitude von ?6 V für Programmier- und/oder Löschoperationen). Die offenbarten Speicherzellen können mit dielektrischen Schichten mit verringerter(n) Dicke(n) im Vergleich zu herkömmlichen Flash-Speicherzellen ausgebildet werden, was einen solchen Niederspannungsbetrieb ermöglicht. Die offenbarten Speicherzellen können mit fortgeschrittenen Datenberechnungsanwendungen hoher Dichte und niedriger Energie kompatibel sein. Die offenbarten Speicherzellen können den Bedarf an RAM (z. B. SRAM oder DRAM) in einer herkömmlichen Vorrichtung, z. B. Mikrocontroller oder Computer, ersetzen oder verringern und werden daher als „RAM-Flash“-Speicherzellen bezeichnet. Die Datenretention von RAM-Flash-Speicherzellen kann erhöht werden (z. B. auf Tage, Monate oder Jahre) durch (a) Anlegen einer statischen Haltespannung an ausgewählten Knoten der Zelle und/oder (b) periodisches Auffrischen der im RAM-Flash gespeicherten Daten .

公开(公告)号：DE112019007299T5

公开(公告)日：2022-01-27

申请号：DE112019007299

申请日：2019-11-08

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN ,  CHEN BOMY

IPC: H01L25/065 ,  H01L21/58 ,  H01L23/13 ,  H01L23/538

Abstract: Ein Multi Orientation Multi Die („MOMD“) integriertes Schaltungsgehäuse beinhaltet Chips, die in unterschiedlichen physikalischen Ausrichtungen montiert sind. Ein MOMD-Gehäuse beinhaltet sowohl (a) einen oder mehrere horizontal montierte Chips (HMDs), die horizontal an einer horizontal verlaufenden Chipmontagebasis montiert sind, als auch (b) einen oder mehrere vertikal montierte Chips (VMDs), die vertikal an der horizontal verlaufenden Chipmontagebasis montiert sind. HMDs können FPGAs oder andere Hochleistungschips aufweisen, während VMDs Chips mit geringer Leistung und andere physikalische Strukturen wie beispielsweise Wärmeableiter, Speicher, Hochspannungs-/analoge Bauelemente, Sensoren oder MEMS aufweisen können. Die Chipmontagebasis eines MOMD-Gehäuses kann Strukturen zum Ausrichten und Montieren von VMD(s) aufweisen, zum Beispiel VMD-Schlitze zum Aufnehmen jeder montierten VMD und VMD-Ausrichtungsstrukturen, die das Ausrichten und/oder Führen einer vertikalen Montage von VMD(s) an der Chipmontagebasis erleichtern. MOMD-Gehäuse können im Vergleich zu herkömmlichen Multi-Chip-Gehäusen eine verringerte seitliche Grundfläche und eine erhöhte Chipintegration pro Flächeneinheit bereitstellen.