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    BAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES BAUELEMENTS
    1.
    发明申请
    BAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES BAUELEMENTS 审中-公开
    COMPONENT和方法的用于制造部件

    公开(公告)号：WO2017032771A1

    公开(公告)日：2017-03-02

    申请号：PCT/EP2016/069890

    申请日：2016-08-23

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： BEHR, Barbara ,  WENDT, Mathias ,  ZENGER, Marcus

    IPC: H01L23/485 ,  H01L21/60 ,  H01L33/00

    CPC classification number: H01L33/0095 ,  H01L24/29 ,  H01L24/32 ,  H01L24/83 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/05669 ,  H01L2224/29083 ,  H01L2224/29109 ,  H01L2224/29111

    Abstract: Die Erfindung betrifft ein Bauelement (100) aufweisend eine erste Komponente (1), eine zweite Komponente (2), ein Verbindungselement (3), das direkt zwischen der ersten Komponente (1) und der zweiten Komponente (2) angeordnet ist, wobei das Verbindungselement (3) zumindest ein erstes Metall (Me1) aufweist, das als eine Haftschicht (4) ausgeformt ist, die direkt an der ersten Komponente (1) und/oder zweiten Komponente (2) angeordnet ist, das als Diffusionsbarriere (5) ausgeformt ist, das Bestandteil einer ersten Phase (31) und/oder einer zweiten Phase (32) des Verbindungselements (3) ist, wobei die erste und/oder zweite Phase (31, 32) jeweils neben dem ersten Metall (Me1) noch weitere von dem ersten Metall verschiedene Metalle umfasst, wobei die Konzentration (c11) des ersten Metalls (Me1) in der ersten Phase (31) größer ist als die Konzentration (c25) des ersten Metalls (Me1) in der zweiten Phase (32).

    Abstract translation: 本发明涉及包含第一组分（1），（2），连接元件（3）直接在第一部件（1）之间和所述第二部件（2）被布置在第二组件的组件（100），其中，所述 连接元件至少（1）和/或（5）（3）形成的第一金属（ME1），其形成为被直接设置在所述第一部件上的粘合剂层（4）的第二部件（2）充当扩散阻挡 是一个第一阶段（31）和/或所述连接元件（3），第二阶段（32）的那部分，其中所述第一和/或第二相（31，32）分别邻近第一金属（ME1），进一步的 第一金属包含各种金属，其中所述第一金属的在所述第一阶段（31）中的浓度（C11）（ME1）比在第二阶段（32）的第一金属（ME1）的浓度（C25）更大。

    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT
    2.
    发明申请
    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT 审中-公开

    公开(公告)号：WO2018158341A1

    公开(公告)日：2018-09-07

    申请号：PCT/EP2018/054975

    申请日：2018-02-28

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： WENDT, Mathias ,  MÜLLER, Klaus ,  TOMASINI, Laurent

    IPC: H01L33/00 ,  H01S5/022 ,  H01L23/00

    Abstract: Es wird ein Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Leiterrahmen (3) angegeben. Das Verfahren umfasst die Verfahrensschritte A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), C) Bereitstellen eines Leiterrahmens (3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), E) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3), wobei die Lotmetall-Schichtenfolge (2) - eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung, - eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und - eine zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst.

    VERFAHREN ZUM VERBINDEN VON ZUMINDEST ZWEI KOMPONENTEN
    3.
    发明申请
    VERFAHREN ZUM VERBINDEN VON ZUMINDEST ZWEI KOMPONENTEN 审中-公开
    方法连接至少两个组件

    公开(公告)号：WO2017005492A1

    公开(公告)日：2017-01-12

    申请号：PCT/EP2016/064454

    申请日：2016-06-22

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： WENDT, Mathias

    IPC: C04B37/00 ,  C04B37/02 ,  C04B37/04 ,  H01L33/00 ,  H01L25/075

    CPC classification number: H01L24/29 ,  C03C27/08 ,  C04B37/003 ,  C04B37/005 ,  C04B37/006 ,  C04B37/025 ,  C04B37/026 ,  C04B37/04 ,  C04B2237/06 ,  C04B2237/12 ,  C04B2237/30 ,  C04B2237/343 ,  C04B2237/36 ,  C04B2237/368 ,  C04B2237/40 ,  C04B2237/54 ,  C04B2237/60 ,  C04B2237/708 ,  C04B2237/72 ,  C23C14/086 ,  H01L24/83 ,  H01L33/0079 ,  H01L33/06 ,  H01L33/08 ,  H01L33/30 ,  H01L33/32 ,  H01L33/62 ,  H01L2224/29187 ,  H01L2224/83896 ,  H01L2933/0066

    Abstract: Die Erfindung betrifft ein Verfahren zum Verbinden von zumindest zwei Komponenten (1, 2) mit den Schritten: A) Bereitstellen zumindest einer ersten Komponente (1) und einer zweiten Komponente (2), B) Aufbringen zumindest einer Spenderschicht (3) auf die erste und/oder die zweite Komponente (1, 2), wobei die Spenderschicht (3) mit Sauerstoff (31) angereichert ist, C) Aufbringen einer Metallschicht (4) auf die Spenderschicht (3), die erste oder die zweite Komponente (1, 2), D) Aufheizen zumindest der Metallschicht (4) auf eine erste Temperatur (T1), so dass die Metallschicht (4) aufgeschmolzen wird und die erste Komponente (1) und die zweite Komponente (2) miteinander verbunden werden, und E) Aufheizen der Anordnung auf eine zweite Temperatur (T2), so dass der Sauerstoff (31) aus der Spenderschicht (3) in die Metallschicht (4) übergeht und die Metallschicht (4) sich zu einer stabilen Metalloxidschicht (5) umwandelt, wobei die Metalloxidschicht (5) eine höhere Schmelztemperatur als die Metallschicht (4) aufweist, wobei zumindest die Spenderschicht (3) und die Metalloxidschicht (5) die erste Komponente (1) mit der zweiten Komponente (2) miteinander verbindet.

    Abstract translation: 本发明涉及一种接合至少两个部件的方法（1,2），包括以下步骤：（1）和第二部件（2），B）施加至少一个供体层（3），以第一A）提供至少一个第一部件 和/或所述第二部件（1,2），所述施体层（3）富含氧（31），C）供体层（3）上施加金属层（4），所述第一或第二部件（1， 2）中，d）加热至少所述金属层（4）（到第一温度T1），使得金属层（4）被熔化，并且将第一构件（1）和所述第二部件（2）连接在一起，以及e） 将组件加热到一个第二温度（T2），使得从在所述金属层（4）的施体层（3）中的氧（31）通过与所述金属层（4）被转换成一个稳定的金属氧化物层（5），其中所述金属氧化物层 （5）较高的熔融温度比 金属层（4），其中，至少所述施体层（3）和金属氧化物层（5），第一部件（1）与第二构件（2）连接在一起。

    VERFAHREN ZUR HERSTELLUNG EINER VERBINDUNG ZWISCHEN BAUTEILEN UND BAUELEMENT AUS BAUTEILEN
    4.
    发明申请
    VERFAHREN ZUR HERSTELLUNG EINER VERBINDUNG ZWISCHEN BAUTEILEN UND BAUELEMENT AUS BAUTEILEN 审中-公开

    公开(公告)号：WO2019158401A1

    公开(公告)日：2019-08-22

    申请号：PCT/EP2019/052781

    申请日：2019-02-05

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： KATZ, Simeon ,  WENDT, Mathias ,  HUPPMANN, Sophia ,  ZENGER, Marcus ,  MÜLLER, Jens

    IPC: H01L33/00 ,  H01L33/62

    Abstract: Es wird ein Verfahren zur Herstellung einer elektrischen Verbindung zwischen einem ersten Bauteil (1) und einem zweiten Bauteil (2) angegeben, bei dem das erste Bauteil mit einer ersten freiliegenden Isolationsschicht (1I) und das zweite Bauteil mit einer zweiten freiliegenden Isolationsschicht (2I) bereitgestellt werden, wobei die Isolationsschichten jeweils zumindest eine Öffnung (1IC, 2IC) aufweisen. Die Bauteile werden derart zusammengeführt, dass sich die Öffnung (1IC) der ersten Isolationsschicht und die Öffnung (2IC) der zweiten Isolationsschicht in Draufsicht überlappen, wobei in mindestens einer der Öffnungen (1IC, 2IC) eine Au-Schicht (S1, S2) und eine Sn-Schicht (S1, S2) übereinander angeordnet sind. Die Au-Schicht und die Sn-Schicht werden zur Bildung einer AuSn-Legierung aufgeschmolzen, wobei die AuSn-Legierung nach einer Abkühlung eine Durchkontaktierung (12) bildet, welche das erste Bauteil mit dem zweiten Bauteil elektrisch leitend verbindet. Des Weiteren wird ein Bauelement aus einem ersten Bauteil und einem zweiten Bauteil angegeben, wobei die Bauteile durch eine Durchkontaktierung aus einer AuSn-Legierung miteinander elektrisch leitend verbunden sind.

    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT
    5.
    发明申请
    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT 审中-公开

    公开(公告)号：WO2018192987A1

    公开(公告)日：2018-10-25

    申请号：PCT/EP2018/059928

    申请日：2018-04-18

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： WENDT, Mathias ,  WEIMAR, Andreas

    IPC: H01L21/60 ,  H01L23/488 ,  H01L33/62

    Abstract: Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen angegeben. Das Verfahren umfasst die Verfahrensschritte A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), wobei die Lotmetall-Schichtenfolge (2) eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung umfasst, C) Bereitstellen eines Leiterrahmens (3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht (4d) angeordnete dritte Schicht (4c) umfassend Gold umfasst, E) Bildung einer intermetallischen Zwischenschicht (6), die Gold und Indium, Gold und Zinn und/oder Gold, Zinn und Indium umfasst; G) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die intermetallische Zwischenschicht (6) auf den Leiterrahmen (3), H) Heizen der unter F) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3). Das Verfahren kann zusätzlich einen Verfahrensschritt F) umfassen F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur, wobei sich die intermetallische Zwischenschicht in einem Verfahrensschritt E1) vor Verfahrensschritt F) und/oder in einem Verfahrensschritt E2) nach Verfahrensschritt F) bildet. Die intermetallische Zwischenschicht (6) kann mit dem Indium oder der Indium-Zinn-Legierung der ersten metallischen Schicht (2a) in Verfahrensschritt H) sehr gut benetzt werden, so dass eine sehr gute und stabile Anbringung des Halbleiterchips (1) auf dem Leiterrahmen (3) möglich ist. Die Lotmetall-Schichtenfolge (2) kann eine zweite metallische Schicht (2c) umfassend Gold und eine Barrierenschicht (2b) enthaltend Nickel, Titan, Platin oder eine Verbindung eines dieser Metalle umfassen, wobei Barrierenschicht (2b) zwischen der ersten metallischen Schicht (2a) (In, In-Sn-Legierung) und der zweiten metallischen Schicht (2c) (Au) und die zweite metallische Schicht (2c) (Au) zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnet sind. Die Metallisierungs-Schichtenfolge (4) kann eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfassen, wobei die vierte Schicht (4d) (In und/oder Sn) zwischen der ersten Schicht (4a) (Ni) und der dritten Schicht (4c) (Au) angeordnet ist. Weiterhin kann die Metallisierungs-Schichtenfolge eine zweite Schicht (4b) umfassend Palladium umfassen, die zwischen der ersten Schicht (4a) (Ni) und der vierten Schicht (4d) (In und/oder Sn) angeordnet ist, oder die alternativ zwischen der vierten Schicht (4d) (In und/oder Sn) und der dritten Schicht (4c) (Au) angeordnet ist, wobei in dem letzten Fall zusätzlich eine weitere vierte Schicht umfassend Indium und/oder Zinn zwischen der zweiten Schicht (4b) (Pd) und der dritten Schicht (4c) (Au) angeordnet werden kann. Das bereitgestellte elektronische Bauelement (100) umfasst einen Leiterrahmen (3) und einen über dem Leiterrahmen (3) angeordneten Halbleiterchip (1), wobei zwischen dem Leiterrahmen (3) und dem Halbleiterchip (1) eine Verbindungsschichtenfolge (5) angeordnet ist und die Verbindungsschichtenfolge (5) - eine erste intermetallische Schicht (5a) umfassend Gold und Indium; Gold, Indium und Zinn; Gold, Palladium und Indium; Gold, Palladium, Indium und Zinn; Gold, Palladium, Nickel und Indium; oder Gold, Palladium, Nickel, Indium und Zinn, - eine zweite intermetallische Schicht (5b) umfassend Indium und eine Titanverbindung; Indium, Zinn und eine Titanverbindung; Indium und Nickel; Indium, Zinn und Nickel; Indium und Platin; Indium, Zinn und Platin; Indium und Titan; oder Indium, Zinn und Titan und - eine dritte intermetallische Schicht (5c) umfassend Indium und Gold oder Indium, Zinn und Gold umfasst.

    BAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES BAUELEMENTS
    6.
    发明申请
    BAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES BAUELEMENTS 审中-公开
    COMPONENT和方法的用于制造部件

    公开(公告)号：WO2017032773A1

    公开(公告)日：2017-03-02

    申请号：PCT/EP2016/069892

    申请日：2016-08-23

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： BEHR, Barbara ,  WEIMAR, Andreas ,  WENDT, Mathias ,  ZENGER, Marcus

    IPC: H01L21/28 ,  H01L23/00 ,  H01L33/00

    CPC classification number: H01L33/00 ,  H01L24/29

    Abstract: Die Erfindung betrifft ein Bauelement (100) aufweisend eine erste Komponente (1), eine zweite Komponente (2), ein Verbindungselement (3), das zwischen der ersten Komponente (1) und der zweiten Komponente (2) angeordnet ist, wobei das Verbindungselement (3) zumindest eine erste Phase (31) und eine zweite Phase (32) aufweist, wobei die erste Phase (31) ein erstes Metall (Me1) mit einer Konzentration (c11), ein zweites Metall (Me2) mit einer Konzentration (c12) und ein drittes Metall (Me3) mit einer Konzentration (c13) umfasst, wobei die zweite Phase (32) das erste Metall (Me1) mit einer Konzentration (c25), das zweite Metall (Me2) und das dritte Metall (Me3) umfasst, wobei das erste Metall (Me1), das zweite Metall (Me2) und das dritte Metall (Me3) voneinander verschieden sind und geeignet sind, bei einer Verarbeitungstemperatur von kleiner 200 °C zu reagieren, wobei gilt: c11 ≥ c25 und c11 ≥ c13 ≥ c12.

    Abstract translation: 本发明涉及包含第一组分（1），（2），连接元件（3），其被设置在第一构件（1）和所述第二部件（2）之间的第二组件的组件（100），其中，所述连接元件 （3）具有至少一个第一阶段（31）和第二相（32），其中，第一金属的第一阶段（31）（ME1），其具有的浓度（C11），第二金属（ME2）（具有浓度C12 包括）和第三金属（ME3），其具有的浓度（C13），其特征在于，所述第二阶段（32），其包括第一金属（ME1），其具有的浓度（C25），第二金属（ME2）和第三金属（ME3） 其中，所述第一金属（ME1），第二金属（ME2）和第三金属（ME3）是彼此不同的，并且能够在低于200℃，其中的加工温度下进行反应的：C11≥C25和C11≥C13 ≥C12。

    HERSTELLUNGSVERFAHREN FÜR EIN ELEKTRONISCHES BAUELEMENT MIT DEM EIN HALBLEITERCHIP JUSTIERT AUF EINEN ANSCHLUSSTRÄGER GESETZT WIRD, ENTSPRECHENDES ELEKTRONISCHES BAUELEMENT, SOWIE ENTSPRECHENDER HALBLEITERCHIP UND HERSTELLUNGVERFAHREN DAFÜR
    7.
    发明申请
    HERSTELLUNGSVERFAHREN FÜR EIN ELEKTRONISCHES BAUELEMENT MIT DEM EIN HALBLEITERCHIP JUSTIERT AUF EINEN ANSCHLUSSTRÄGER GESETZT WIRD, ENTSPRECHENDES ELEKTRONISCHES BAUELEMENT, SOWIE ENTSPRECHENDER HALBLEITERCHIP UND HERSTELLUNGVERFAHREN DAFÜR 审中-公开

    公开(公告)号：WO2020079159A1

    公开(公告)日：2020-04-23

    申请号：PCT/EP2019/078233

    申请日：2019-10-17

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： WENDT, Mathias ,  KATZ, Simeon ,  PORTEN, Pascal

    IPC: H01L21/60 ,  H01L23/485 ,  H01L33/62 ,  H01L27/146

    Abstract: Ein Verfahren zur Herstellung eines elektronischen Bauelements (100) umfasst einen Schritt A), in dem ein Halbleiterchip (2) (z.B. ein pixelierter, optoelektronischer Halbleiterchip (2)) mit einer Unterseite (20), mit einer Mehrzahl von Kontaktstiften (21) und mit zumindest einem Justagestift (25) bereitgestellt wird, die von der Unterseite (20) hervorstehen. Die Kontaktstifte (21) sind zur elektrischen Kontaktierung des Halbleiterchips (2) eingerichtet. Der Justagestift (25) verschmälert sich in Richtung weg von der Unterseite (20) und steht weiter von der Unterseite (20) hervor als die Kontaktstifte (21). In einem Schritt B) wird ein Anschlussträger (I) mit einer Oberseite (10), in die mehrere Kontaktvertiefungen (II) und zumindest eine Justagevertiefung (15) eingebracht sind, bereitgestellt. Die Kontaktvertiefungen (11) sind jeweils mit einem Lötmaterial (12) zumindest teilweise gefüllt. In einem Schritt C) wird das Lötmaterial (12) in den Kontaktvertiefungen (11) auf eine Fügetemperatur erhitzt, bei der das Lötmaterial (12) zumindest teilweise schmilzt. In einem Schritt D) wird der Halbleiterchip (2) auf den Anschlussträger (1) aufgesetzt, wobei die Kontaktstifte (21) jeweils in eine Kontaktvertiefung (11) und der Justagestift (25) in die Justagevertiefung (15) eingeführt werden. Die Kontaktstifte (21) werden dabei in das aufgeschmolzene Lötmaterial (12) eingetaucht. D as Lötmaterial (12) und das Material der Kontaktstifte (21) können so gewählt sein, dass im Schritt D) und bei der Fügetemperatur das Lötmaterial (12) und die Kontaktstifte (21) durch isotherme Erstarrung stoffschlüssig miteinander verbunden werden. Ein Verfahren zur Herstellung eines Halbleiterchips (2) umfasst die Schritte: A) Bereitstellen eines Grundkörpers mit einem Halbleiterkörper (26) und einer Unterseite (20), wobei auf dem Halbleiterkörper (26) mehrere Kontaktstifte (21) und zumindest ein Justagestift (25) angeordnet sind, die jeweils von der Unterseite (20) hervorstehen, wobei die Kontaktstifte (21) zur elektrischen Kontaktierung des Halbleiterkörpers (26) eingerichtet sind, der Justagestift (25) weiter von der Unterseite (20) hervorsteht als die Kontaktstifte (21) und ein Durchmesser des Justagestifts (25) im Wesentlichen konstant über die gesamte Höhe des Justagestifts (25) ist; B) Ausbilden eines Formkörpers (4) auf dem Halbleiterkörper (26) im Bereich neben dem Justagestift (25), wobei der Formkörper (4) den Justagestift (25) seitlich umformt; C) Durchführen eines Ätzprozesses durch Aufbringen eines Ätzmittels auf die von dem Halbleiterkörper (26) abgewandten Seiten des Formkörpers (4) und des Justagestifts (25), wobei das Ätzmittel den Formkörper (4) und den Justagestift (25) angreift, das Ätzmittel eine höhere Ätz rate für den Formkörper (4) als für den Justagestift (25) aufweist und der Ätzprozess solange durchgeführt wird, bis sich die Form des Justagestifts (25) derart geändert hat, dass sich der Justagestift (25) in Richtung weg von der Unterseite (20) verschmälert. D er Ätzprozess im Schritt C) kann solange durchgeführt werden, bis der Formkörper (4) vollständig entfernt ist. Die Kontaktstifte (22) und der Justagestift (25) können vor dem Schritt A) galvanisch auf dem Halbleiterkörper (26) aufgebracht werden, wobei insbesondere die Kontaktstifte (21) und ein erster Abschnitt des Justagestifts (25) mittels eines ersten Galvanikprozesses gemeinsam hergestellt werden und anschließend der Justagestift (25) in einem zweiten Galvanikprozess fertiggestellt wird.

    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM SUBSTRAT UND ELEKTRONISCHES BAUELEMENT
    8.
    发明申请
    VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM SUBSTRAT UND ELEKTRONISCHES BAUELEMENT 审中-公开

    公开(公告)号：WO2018228891A1

    公开(公告)日：2018-12-20

    申请号：PCT/EP2018/064914

    申请日：2018-06-06

    Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

    Inventor： MÜLLER, Klaus ,  PLÖSSL, Andreas ,  WENDT, Mathias

    IPC: H01L23/00 ,  H05K3/34

    Abstract: Es wird ein Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Substrat (3) angegeben. Das Verfahren umfasst die Verfahrensschritte: A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), C) Bereitstellen eines Substrats(3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf das Substrat (3), E) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die Metallisierungs-Schichtenfolge (4) auf das Substrat (3), F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Substrat (3), wobei die Lotmetall-Schichtenfolge (2) - eine erste metallische Schicht (2a) umfassend eine Indium-Zinn-Legierung, - eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und - eine zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst, wobei die Stoffmenge des Golds in der zweiten metallischen Schicht größer ist als die Stoffmenge des Zinns in der ersten metallischen Schicht.

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