公开(公告)号：FR3124891B1

公开(公告)日：2025-02-14

申请号：FR2107027

申请日：2021-06-30

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： FAVENNEC LAURENT ,  PIAZZA FAUSTO

IPC: G11C11/56

Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une mémoire à changement de phase comprenant : a) une étape de formation d'une matrice de cellules mémoire à changement de phase, chaque cellule étant séparée des cellules voisines d'une même ligne de la matrice et des cellules voisines d'une même colonne de la matrice par une même première distance (L1), et b) une étape de gravure, dans chaque ligne ou chaque colonne, d'une cellule mémoire sur N, N étant au moins égale à 2. Figure pour l'abrégé : Fig. 3

公开(公告)号：FR2979478A1

公开(公告)日：2013-03-01

申请号：FR1157707

申请日：2011-08-31

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： FAVENNEC LAURENT ,  TOURNIER ARNAUD ,  LEVERD FRANCOIS

IPC: H01L21/3065

Abstract: Un procédé de réalisation d'une tranchée profonde dans un substrat comprend une succession de cycles élémentaires de gravure gravant chacun une portion de la tranchée. Chaque cycle élémentaire comprend : ▪ un dépôt d'une couche de passivation sur les parois internes de la portion de tranchée gravée lors de cycles précédents ; ▪ une gravure ionique anisotrope au plasma pulsé de la portion de tranchée gravée lors des cycles précédents, ladite gravure : o étant réalisée dans une atmosphère comprenant une espèce passivante ; et o comprenant au moins une première séquence de gravure suivie d'une deuxième séquence de gravure de puissance inférieure à puissance de la première séquence de gravure.

公开(公告)号：FR3098017A1

公开(公告)日：2021-01-01

申请号：FR1907165

申请日：2019-06-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： REYNARD JEAN-PHILIPPE ,  FAVENNEC LAURENT ,  LHOSTIS SANDRINE

IPC: H01L21/70 ,  H01L21/324

Abstract: Procédé de réalisation d’un dispositif électronique et dispositif électronique, dans lesquels un premier étage électronique (2) et un deuxième étage électronique (3) sont réalisés séparément et sont montés et empilés l’un au-dessus de l’autre et comprennent des plots de contact (5, 6) situés les uns au-dessus des autres et reliés entre eux, le premier étage électronique (2) incluant des composants électroniques intégrés (7) qui sont spécifiquement choisis de sorte à supporter des traitements thermiques à des températures supérieures à un seuil haut de température (Sh), et le deuxième étage électronique (3) incluant des composants électroniques intégrés (8) qui sont spécifiquement choisis de sorte à supporter des traitements thermiques à des températures inférieures à un seuil bas de température (Sb), inférieur au seuil haut de température (Sh) précité, et qui ne supportent pas des traitements thermiques à des températures supérieures au seuil haut de température (Sh) précité. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3056826B1

公开(公告)日：2019-05-24

申请号：FR1659175

申请日：2016-09-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GOURVEST EMMANUEL ,  LE FRIEC YANNICK ,  FAVENNEC LAURENT

IPC: H01L27/24 ,  G11C11/21 ,  H01L45/00

Abstract: L'invention concerne un ensemble de deux cellules mémoire à changement de phase comprenant : deux premiers vias (32, 33) en un premier métal tel que le tungstène ; un via central (34) situé entre les premiers vias (32, 33), la partie inférieure du via central (34) étant en le premier métal et sa partie supérieure (44) en un second métal tel que le cuivre ; un élément résistif (48) sur chacun des premiers vias (32, 33) ; et une couche de matériau à changement de phase en contact avec des sommets des éléments résistifs (48).

公开(公告)号：FR3056826A1

公开(公告)日：2018-03-30

申请号：FR1659175

申请日：2016-09-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GOURVEST EMMANUEL ,  LE FRIEC YANNICK ,  FAVENNEC LAURENT

IPC: H01L27/24 ,  G11C11/21 ,  H01L45/00

Abstract: L'invention concerne un ensemble de deux cellules mémoire à changement de phase comprenant : deux premiers vias (32, 33) en un premier métal tel que le tungstène ; un via central (34) situé entre les premiers vias (32, 33), la partie inférieure du via central (34) étant en le premier métal et sa partie supérieure (44) en un second métal tel que le cuivre ; un élément résistif (48) sur chacun des premiers vias (32, 33) ; et une couche de matériau à changement de phase en contact avec des sommets des éléments résistifs (48).

公开(公告)号：FR2990057A1

公开(公告)日：2013-11-01

申请号：FR1253852

申请日：2012-04-26

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： BENOIT DANIEL ,  FAVENNEC LAURENT

IPC: H01L21/76 ,  H01L21/31

Abstract: L'invention concerne un procédé de formation d'une tranchée remplie d'isolant traversant une couche de silicium monocristallin (7) et une première couche de SiO (5) et pénétrant dans un support de silicium (3), ce procédé comprenant les étapes consistant à former sur la couche de silicium une deuxième couche de SiO (11) et une première couche de nitrure de silicium (13), former la tranchée, et procéder à un premier traitement oxydant pour former une troisième couche de SiO (17, 19) ; procéder à un deuxième traitement oxydant pour former sur les faces exposées de la première couche de nitrure de silicium (13) une quatrième couche de SiO ; déposer une deuxième couche de nitrure de silicium (32) et remplir la tranchée de SiO (20) ; et éliminer la partie supérieure de la structure jusqu'à ce que la surface supérieure de la couche de silicium (7) soit exposée.

公开(公告)号：FR3124891A1

公开(公告)日：2023-01-06

申请号：FR2107027

申请日：2021-06-30

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： FAVENNEC LAURENT ,  PIAZZA FAUSTO

IPC: G11C11/56

Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une mémoire à changement de phase comprenant : a) une étape de formation d'une matrice de cellules mémoire à changement de phase, chaque cellule étant séparée des cellules voisines d'une même ligne de la matrice et des cellules voisines d'une même colonne de la matrice par une même première distance (L1), et b) une étape de gravure, dans chaque ligne ou chaque colonne, d'une cellule mémoire sur N, N étant au moins égale à 2. Figure pour l'abrégé : Fig. 3

公开(公告)号：FR3123505A1

公开(公告)日：2022-12-02

申请号：FR2105618

申请日：2021-05-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GOURAUD PASCAL ,  FAVENNEC LAURENT

IPC: H01L45/00

Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une cellule mémoire comprenant : a) la formation d'un empilement (16, 18, 22, 24, 26) comprenant une première couche (16) en un matériau à changement de phase et une deuxième couche (18) conductrice ; b) la formation d'un premier masque (20) sur l'empilement recouvrant uniquement l'emplacement de la cellule mémoire ; c) la gravure des parties de l'empilement non recouvertes par le premier masque (20). Figure pour l'abrégé : Fig. 5

公开(公告)号：FR2976726A1

公开(公告)日：2012-12-21

申请号：FR1155248

申请日：2011-06-16

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： BIDAL GREGORY ,  FAVENNEC LAURENT ,  BIANCHI RAUL ANDRES

IPC: H01L29/772 ,  H01L21/8232

Abstract: L'invention concerne un circuit intégré comprenant au moins une tranchée d'isolement (40) délimitant une zone active en matériau semi-conducteur monocristallin, la ou chaque tranchée comprenant une portion supérieure (44) comportant une couche isolante d'encapsulation d'une portion inférieure (42) de la tranchée, la portion inférieure étant au moins en partie enterrée dans la zone active, la couche d'encapsulation comprenant de l'azote ou du carbone.

公开(公告)号：FR3073319A1

公开(公告)日：2019-05-10

申请号：FR1760543

申请日：2017-11-09

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： ARNAUD FRANCK ,  GALPIN DAVID ,  ZOLL STEPHANE ,  HINSINGER OLIVIER ,  FAVENNEC LAURENT ,  ODDOU JEAN-PIERRE ,  BROUSSOUS LUCILE ,  BOIVIN PHILIPPE ,  WEBER OLIVIER ,  BRUN PHILIPPE ,  MORIN PIERRE

IPC: H01L21/822 ,  G11C13/02

Abstract: L'invention concerne un procédé de fabrication d'une puce électronique comportant des points mémoire à matériau à changement de phase (134) et des transistors (110, 112), comprenant : a) former les transistors et des premiers et deuxièmes vias (120B, 120A) s'étendant depuis des bornes (122A, 122B) des transistors et atteignant une même hauteur ; b) former un premier niveau de métal comprenant des premières pistes d'interconnexion (202) en contact avec les premiers vias (120B) ; c) former des éléments de chauffage (132) des matériaux à changement de phase sur les deuxièmes vias (120A) ; d) former les matériaux à changement de phase (134) sur les éléments de chauffage (132) ; et e) former un deuxième niveau de métal comprenant des deuxièmes pistes d'interconnexion et situé au-dessus des matériaux à changement de phase, et former des troisièmes vias (204) s'étendant des matériaux à changement de phase jusqu'aux deuxièmes pistes.