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    1.
    发明专利
    未知

    公开(公告)号：FR2871940B1

    公开(公告)日：2007-06-15

    申请号：FR0406684

    申请日：2004-06-18

    Applicant: ST MICROELECTRONICS ROUSSET ,  UNIV D AIX MARSEILLE I

    Inventor： MIRABEL JEAN MICHEL ,  REGNIER ARNAUD ,  BOUCHAKOUR RACHID ,  LAFFONT ROMAIN ,  MASSON PASCAL

    IPC: H01L29/788 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/423

    Abstract: The present invention relates to a floating-gate MOS transistor, comprising drain and source regions implanted into a silicon substrate, a channel extending between the drain and source regions, a tunnel oxide, a floating gate, a gate oxide and a control gate extending according to a determined gate length. According to the present invention, the control gate comprises a small gate and a large gate arranged side by side and separated by an electrically insulating material. Application to the production of memory cells without access transistor, and to the implementation of an erase-program method with reduced electrical stress for the tunnel oxide.

    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE
    5.
    发明专利
    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE 未知

    公开(公告)号：FR3059458B1

    公开(公告)日：2019-03-29

    申请号：FR1661500

    申请日：2016-11-25

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/04 ,  H01L27/115

    Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

    CELLULE MEMOIRE NON VOLATILE DUALE COMPRENANT UN TRANSISTOR D'EFFACEMENT
    7.
    发明专利
    CELLULE MEMOIRE NON VOLATILE DUALE COMPRENANT UN TRANSISTOR D'EFFACEMENT 未知

    公开(公告)号：FR3021804A1

    公开(公告)日：2015-12-04

    申请号：FR1454891

    申请日：2014-05-28

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/04 ,  H01L27/11 ,  H01L29/66

    Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).

    CIRCUIT INTÉGRÉ PROTÉGÉ CONTRE DES COURTS-CIRCUITS CAUSÉS PAR LE SILICIURE.
    8.
    发明专利
    CIRCUIT INTÉGRÉ PROTÉGÉ CONTRE DES COURTS-CIRCUITS CAUSÉS PAR LE SILICIURE. 未知

    公开(公告)号：FR3002811A1

    公开(公告)日：2014-09-05

    申请号：FR1351837

    申请日：2013-03-01

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： REGNIER ARNAUD ,  NIEL STEPHAN ,  LA ROSA FRANCESCO

    IPC: H01L21/02 ,  H01L27/04

    Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).

    RESISTANCE AJUSTABLE
    9.
    发明专利
    RESISTANCE AJUSTABLE 未知

    公开(公告)号：FR2978867A1

    公开(公告)日：2013-02-08

    申请号：FR1157056

    申请日：2011-08-01

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： FORNARA PASCAL ,  REGNIER ARNAUD

    IPC: H01L21/62 ,  H01L29/66

    Abstract: L'invention concerne une résistance ajustable, formée sur une première couche isolante (41) d'un substrat, comprenant : une première couche de silicium polycristallin (43) recouverte d'une deuxième couche isolante (44) d'une première épaisseur, excepté dans une région où la première couche de silicium polycristallin (43) est recouverte d'une couche mince d'isolant (49) d'une deuxième épaisseur inférieure à la première épaisseur ; une deuxième couche de silicium polycristallin (50) recouvrant la deuxième couche isolante (44) et la couche mince d'isolant (49) ; de chaque côté de la deuxième couche isolante (44) et à distance de celle-ci, un premier et un deuxième via conducteur (51, 52) permettant d'accéder aux bornes de la résistance sur la première couche de silicium polycristallin (43) ; et un troisième via conducteur (53) permettant d'accéder à une prise de contact sur la deuxième couche de silicium polycristallin (50).

    Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation
    10.
    发明专利
    Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation 未知

    公开(公告)号：FR3093232A1

    公开(公告)日：2020-08-28

    申请号：FR1901792

    申请日：2019-02-22

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: H01L27/11563

    Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

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