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公开(公告)号：FR2999017A1
公开(公告)日：2014-06-06
申请号：FR1261535
申请日：2012-12-03
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： JOBLOT SYLVAIN , CHAPELON LAURENT-LUC
Abstract: La structure intégrée tridimensionnelle comprend deux puces (1, 2) ayant chacune un substrat (10, 20) ainsi qu'un bloc d'interconnexion (11, 21) situé au dessus d'une première face (F1) du substrat et comportant un empilement de niveaux de métallisations et de niveaux de vias enrobés dans une région électriquement isolante, les deux puces étant mutuellement solidarisées par l'intermédiaire desdits blocs d'interconnexion. Au moins l'un des deux blocs d'interconnexion (11, 21) comprend au moins une couche thermiquement conductrice et électriquement isolante (12, 22) s'étendant parallèlement à l'interface entre les deux puces et en contact avec au moins une partie métallique dudit bloc d'interconnexion (11, 21).
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公开(公告)号：FR2968129A1
公开(公告)日：2012-06-01
申请号：FR1059917
申请日：2010-11-30
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： JOBLOT SYLVAIN , FARCY ALEXIS , CARPENTIER JEAN-FRANCOIS , BAR PIERRE
Abstract: Dispositif semi-conducteur et procédé pour sa fabrication, dans lesquels une plaquette diélectrique (17) est munie, au-dessus d'une face avant (10a), d'un moyen de connexion électrique avant (13) comprenant une portion de connexion électrique (14) parallèle à cette face avant, un trou borgne (21) traversant la plaquette et découvrant au moins partiellement une face arrière de la portion de connexion électrique (14) étant aménagé. Un condensateur traversant (30) est formé dans le trou borgne (21) et comprend une couche conductrice (24) couvrant la paroi latérale et la portion de connexion électrique (14) et formant une électrode externe (32), une couche intermédiaire diélectrique (27) couvrant la couche conductrice ci-dessus (24) et formant une membrane diélectrique (33), et un matériau conducteur de remplissage (28a, 29a), remplissant au moins partiellement la couche intermédiaire diélectrique (27) et formant une électrode interne (34). Un moyen de connexion électrique arrière (35) est relié à l'électrode interne (34).
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公开(公告)号：FR2951026A1
公开(公告)日：2011-04-08
申请号：FR0956868
申请日：2009-10-01
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： PETIT DAVID , JOBLOT SYLVAIN , BAR PIERRE , CARPENTIER JEAN-FRANCOIS , DAUTRICHE PIERRE
Abstract: L'invention concerne un procédé de fabrication d'une tranche sur laquelle sont formés des résonateurs (11), chaque résonateur comportant, au dessus d'un substrat semiconducteur (3), un empilement de couches comprenant, dans l'ordre à partir de la surface du substrat : un miroir de Bragg (7) ; une couche de compensation (13) en un matériau ayant un coefficient de température de la vitesse acoustique de signe opposé à celui de l'ensemble des autres couches de l'empilement ; et un résonateur piézoélectrique (5), ce procédé comportant les étapes successives suivantes : a) déposer la couche de compensation (13) ; et b) réduire les inégalités d'épaisseur de la couche de compensation liées au procédé de dépôt, de sorte que cette couche présente une même épaisseur à mieux que 2 % près, et de préférence à mieux que 1 % près, au niveau de chaque résonateur BAW.
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公开(公告)号：FR2973569A1
公开(公告)日：2012-10-05
申请号：FR1152819
申请日：2011-04-01
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： PETIT DAVID , BAR PIERRE , JOBLOT SYLVAIN
IPC: H01L23/66 , H01L21/762 , H05K13/04
Abstract: Procédé de fabrication d'un circuit intégré comportant au moins un composant haute fréquence, comprenant les étapes suivantes : - formation d'une couche isolante (ISO) sur une première face d'une première plaque de silicium (P1) ; - formation d'une pluralité de cavités (CV) débouchant sur une première face d'une deuxième plaque de silicium (P2) ; - assemblage de la première plaque recouverte de la couche isolante (ISO) et de la deuxième plaque (P2) de façon à positionner les cavités au voisinage de la couche isolante (ISO) ; - retrait d'une partie (PAR) de la première plaque (P1) de façon à laisser subsister une couche résiduelle de silicium (RES) sur la couche isolante (ISO) ; - formation dudit composant haute fréquence dans et/ou au dessus de la couche résiduelle de silicium (RES), au dessus de certaines au moins des cavités.
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公开(公告)号：FR2968130A1
公开(公告)日：2012-06-01
申请号：FR1059919
申请日：2010-11-30
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： JOBLOT SYLVAIN , FARCY ALEXIS , CARPENTIER JEAN-FRANCOIS , BAR PIERRE
IPC: H01L23/50 , H01G4/236 , H01G4/33 , H01L21/48 , H01L21/768
Abstract: Dispositif semi-conducteur et procédé pour sa fabrication, dans lesquels une plaquette (11a) présente une face avant (24) et une face arrière (31a) et un trou borgne principal (17a) est aménagé dans sa face avant ; un condensateur traversant (38) est formé dans le trou borgne principal et comprend une couche externe conductrice couvrant la paroi latérale et le fond du trou borgne principal et formant une électrode externe (40), une couche intermédiaire diélectrique couvrant la paroi latérale et le fond de la couche externe formant une membrane diélectrique (42), et un matériau conducteur de remplissage, remplissant au moins partiellement la couche intermédiaire diélectrique et formant une électrode interne (41), de telle sorte que les parties cylindriques de l'électrode externe, de la couche intermédiaire diélectrique et de l'électrode interne présentent des extrémités avant situées dans le plan (24) de la face avant de la plaquette ; un trou arrière secondaire (33) est aménagé dans la face arrière (31a) de la plaquette, découvrant au moins partiellement le fond (35) de l'électrode externe (40) ; et un moyen de connexion électrique arrière (36) en contact sur le fond (40) de l'électrode externe (40) au travers du trou arrière secondaire (33).
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Patent Agency Ranking
公开(公告)号：FR2951026B1
公开(公告)日：2011-12-02
申请号：FR0956868
申请日：2009-10-01
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： PETIT DAVID , JOBLOT SYLVAIN , BAR PIERRE , CARPENTIER JEAN-FRANCOIS , DAUTRICHE PIERRE
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7.发明专利
公开(公告)号：FR3099964A1
公开(公告)日：2021-02-19
申请号：FR1909210
申请日：2019-08-14
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： SCHMITT JOEL , SAIDI BILEL , JOBLOT SYLVAIN
IPC: H01L21/285 , H01L21/22 , H01L21/3213
Abstract: Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique, dans lesquels au moins une tranchée (4) est réalisée dans le substrat de base (2) et cette tranchée est remplie d’une matière amorphe recuite pour former une électrode en une matière cristallisée (5), et dans lesquels des particules (20) sont implantées dans la partie de l’électrode située du côté de la face frontale du substrat de base. Figure pour l’abrégé : Fig 1.
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公开(公告)号：FR3007197A1
公开(公告)日：2014-12-19
申请号：FR1355710
申请日：2013-06-18
Inventor： JOBLOT SYLVAIN , COLONNA JEAN-PHILIPPE , GUILLER OLIVIER , MOURIER THIERRY
Abstract: Dispositif comprenant un substrat (SB), une partie d'interconnexion de circuit intégré (12) disposée au dessus d'une première face (F1) du substrat, au moins un condensateur (CD) traversant ledit substrat possédant une première électrode ayant une première face de contact (F41) électriquement couplée à une première zone électriquement conductrice disposée au dessus d'une deuxième face (F3) du substrat et une deuxième électrode électriquement couplée à ladite partie d'interconnexion, au moins une liaison électriquement conductrice (LT) traversant le substrat ayant d'une part une première face de contact (F42) électriquement couplée à une deuxième zone électriquement conductrice disposée au dessus de ladite deuxième face du substrat et d'autre part une partie électriquement couplée à ladite partie d'interconnexion, lesdites deux premières faces de contact (F41, F42) étant situées dans un même plan.
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公开(公告)号：WO2014016147A3
公开(公告)日：2014-03-20
申请号：PCT/EP2013064863
申请日：2013-07-12
Applicant: COMMISSARIAT ENERGIE ATOMIQUE , ST MICROELECTRONICS SA
Inventor： LAMY YANN , GUILLER OLIVIER , JOBLOT SYLVAIN
Abstract: The invention concerns a method for producing a capacitor, comprising the forming of a capacitor stack in one portion of a substrate (112), said method comprising: the forming of a cavity (165) along the thickness of the portion of the substrate (112) from an upper face of said substrate (112), the depositing of a plurality of layers contributing to the capacitor stack onto the wall of the cavity (165) and onto the surface of the upper face, and a removal of matter from the layers until the surface of the upper face is reached, characterised in that the formation of the cavity (165) comprises the formation of at least one trench (164) and, associated with each trench (164), of at least one box (163), said at least one trench (164) comprising a trench outlet that opens into the box (163), said box (163) comprising a box outlet that opens at the surface of the upper face, the box outlet being shaped so as to be larger than the trench outlet.
Abstract translation: 本发明涉及一种用于制造电容器的方法，该方法包括在衬底（112）的一部分中形成电容器叠层，所述方法包括：沿衬底（112）部分的厚度形成空腔（165） ）与所述衬底（112）的上表面接触，将有助于电容器堆叠的多个层沉积到空腔（165）的壁上并沉积到上表面的表面上，以及从层 直至到达上表面的表面，其特征在于，空腔（165）的形成包括形成至少一个箱（163）的至少一个沟槽（164）并且与每个沟槽（164）相关联， ，所述至少一个沟槽（164）包括通向所述箱（163）的沟槽出口，所述箱（163）包括在所述上表面的表面处开口的箱出口，所述箱出口成形为 大于沟槽出口。
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公开(公告)号：FR2983638A1
公开(公告)日：2013-06-07
申请号：FR1161066
申请日：2011-12-02
Applicant: ST MICROELECTRONICS SA
Inventor： BAR PIERRE , JOBLOT SYLVAIN , HOTELLIER NICOLAS
Abstract: L'invention concerne un procédé de formation d'un circuit intégré comprenant les étapes suivantes : a) former des ouvertures dans une face avant d'une première plaquette (W1) et les remplir d'un matériau conducteur (5) ; b) former des zones dopées de composants dans des zones actives (9) de la face avant, former des niveaux d'interconnexion (11) sur ladite face et aplanir ladite face ; c) recouvrir d'une couche d'isolant (17) une face avant d'une deuxième plaquette (W2), et aplanir ladite face revêtue d'isolant ; d) appliquer la face avant de la deuxième plaquette (W2) sur la face avant de la première plaquette (W1), de façon à obtenir un collage entre les deux plaquettes ; e) former des vias (33) à partir de la face arrière de la deuxième plaquette, jusqu'à atteindre les niveaux d'interconnexion (11) ; et f) amincir la première plaquette, jusqu'à atteindre les ouvertures remplies de matériau conducteur.
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