公开(公告)号：CN105577191A

公开(公告)日：2016-05-11

申请号：CN201510924434.5

申请日：2015-12-11

Applicant: 中国航空工业集团公司西安航空计算技术研究所

Inventor： 张利洲 ,  蒲恺 ,  李键

IPC: H03M1/12 ,  G06F11/30

CPC classification number: H03M1/1245 ,  G06F11/3051 ,  H03M2201/198

Abstract: 本发明提供一种基于Xilinx FPGA集成ADC信息共享电路。在FPGA的ADC接口之前增加一个ADC数据采集接口，根据预设的周期循环读取ADC数据信息，并分类存储在ADC数据寄存器组中，设置若干告警判断及中断上报逻辑以及告警门限及控制寄存器组，分别对应不同的主机接口；各个主机接口独立配置各自的告警门限及控制寄存器组内容，由告警判断及中断上报逻辑周期读取ADC数据寄存器组中的信息，并与主机设置的告警门限进行比较，在超出门限值时，根据主机配置的中断模式选择上报中断，从而将一个ADC的数据以及告警功能映射成多个，在实现信息共享的同时，使得各个主机的控制和使用相互独立，提高主机软件的通用性。

公开(公告)号：US4626827A

公开(公告)日：1986-12-02

申请号：US475405

申请日：1983-03-15

Applicant: Masatsugu Kitamura ,  Mitsuaki Tanaka ,  Hiroyuki Takekura

Inventor： Masatsugu Kitamura ,  Mitsuaki Tanaka ,  Hiroyuki Takekura

IPC: H03M1/00 ,  H04B14/04 ,  H03K13/02

CPC classification number: H03M1/00 ,  H04B14/046 ,  H03M2201/02 ,  H03M2201/162 ,  H03M2201/196 ,  H03M2201/198 ,  H03M2201/20 ,  H03M2201/3115 ,  H03M2201/4105 ,  H03M2201/4135 ,  H03M2201/4225 ,  H03M2201/4233 ,  H03M2201/4262 ,  H03M2201/531 ,  H03M2201/532 ,  H03M2201/534 ,  H03M2201/535 ,  H03M2201/648 ,  H03M2201/712 ,  H03M2201/715 ,  H03M2201/8128 ,  H03M2201/834

Abstract: A data compression system comprises an analog-to-digital converter for quantizing the analog signal at a first sampling frequency into a series of digital samples and a memory for storing the digital samples. A control circuit generates a sampling datum indicating a variable sampling frequency lower than the first sampling frequency as a function of the instantaneous frequency of the analog signal for selecting digital samples from the memory, reads the selected digital samples out of the memory means in response to the sampling datum, and forms the sampling datum and the selected digital samples into a data set. A series of data sets may be transmitted to a receiving end of the system or stored in a recording medium. The sampling datum is used to indicate the point at which the digital sample is converted to a corresponding analog value.

Abstract translation: 数据压缩系统包括用于将第一采样频率的模拟信号量化成一系列数字样本的模数转换器和用于存储数字样本的存储器。 控制电路根据用于从存储器中选择数字样本的模拟信号的瞬时频率的函数产生指示低于第一采样频率的可变采样频率的采样数据，以响应于从存储器装置读出所选择的数字样本 采样数据，并将采样数据和所选择的数字样本组成数据集。 一系列数据集可以传送到系统的接收端或存储在记录介质中。 采样数据用于指示数字采样转换为相应模拟值的点。

公开(公告)号：US4568912A

公开(公告)日：1986-02-04

申请号：US475406

申请日：1983-03-15

Applicant: Masatsugu Kitamura ,  Mitsuaki Tanaka

Inventor： Masatsugu Kitamura ,  Mitsuaki Tanaka

IPC: H03M1/00 ,  H04B12/02

CPC classification number: H03M1/00 ,  H03M2201/02 ,  H03M2201/162 ,  H03M2201/196 ,  H03M2201/198 ,  H03M2201/3115 ,  H03M2201/3168 ,  H03M2201/4135 ,  H03M2201/415 ,  H03M2201/4225 ,  H03M2201/4233 ,  H03M2201/4262 ,  H03M2201/532 ,  H03M2201/534 ,  H03M2201/648 ,  H03M2201/838

Abstract: In a data compression system, a digital signal comprising a series of digital samples and a sampling datum associated with each digital sample is received by a decoder. The sampling datum indicates the sampling interval of the associated digital sample. The decoder includes a microcomputer for storing the digital signal into a memory (M2) and reading each digital sample and the associated sampling datum. The digital sample is divided by the sampling datum to derive a quotient which indicates the slope of the signal to be recovered. The quotient is integrated by an integrator (6b) to provide interpolation between successive sampling points, so that the original signal is approximated by a plurality of line segments.

Abstract translation: 在数据压缩系统中，由解码器接收包括一系列数字样本和与每个数字样本相关联的采样数据的数字信号。 采样数据表示相关数字采样的采样间隔。 解码器包括用于将数字信号存储到存储器（M2）中并读取每个数字样本和相关联的采样数据的微型计算机。 数字样本被采样数据除以导出指示要恢复的信号的斜率的商。 积分器（6b）对商进行积分，以在连续采样点之间提供内插，使原始信号由多个线段近似。

公开(公告)号：KR101827779B1

公开(公告)日：2018-02-09

申请号：KR1020160164380

申请日：2016-12-05

Applicant: 포항공과대학교 산학협력단

Inventor： 심재윤 ,  손현우

IPC: G06F7/46 ,  H03M1/36

CPC classification number: G06F7/462 ,  H03M1/366 ,  H03M2201/198 ,  H03M2201/721

Abstract: 본발명은디지털-아날로그변환기와아날로그-디지털변환기를이용한비트직렬곱셈누적연산기를구현함에있어서, 여러번의곱셈누적연산을저전력이며병렬적으로연산하는기술에관한것이다. 이를위해, 직렬변환기를이용하여다중비트를비트직렬방식으로전송하며여러개의 AND 게이트를이용하여병렬적으로한 비트의곱셈을생성하고 1진법의디지털-아날로그변환기를통해아날로그영역에서여러번의한 비트곱셈누적연산을한 번에수행한다. 상기계산결과를아날로그-디지털변환기를통해디지털값으로변환하고, 이를해당자릿수에맞게산술자리이동후 누적하여최종결과를얻는다.

Abstract translation: 本发明涉及一种在使用数模转换器和模数转换器实现位串行累加累加器时执行多个累加累加操作的低功率和并行操作的技术。 为此，使用串行转换器以比特串行方式发送多比特，使用几个与门并行地产生一比特的乘法，以及多个比特 一次执行乘法累加操作。 计算结果通过模/数转换器转换成数字值，最后的结果是通过将数字值移到相应的数位后累加得到的。

公开(公告)号：KR1020050102005A

公开(公告)日：2005-10-25

申请号：KR1020040027266

申请日：2004-04-20

Applicant: 매그나칩 반도체 유한회사

Inventor： 김상민

IPC: H03M1/70

CPC classification number: H03M1/70 ,  H03M1/668 ,  H03M2201/198 ,  H03M2201/516

Abstract: 본 발명은 전원전압을 자동으로 검출하여 전원전압의 변화에 따라 출력전압 범위를 자동으로 변화시켜 항상 최대 출력전압 범위로 제어할 수 있는 전력 증폭기의 디지털 아날로그 변환기(Digital to Analog Converter; 이하 DAC)를 개시한다. 이를 위해, 전원전압과 기준전압을 비교하여 그 비교 결과 값에 해당하는 트리밍(trimming) 데이터를 출력하는 전력 검출부와, 인에이블 신호에 의해 제어되어 기준전압 및 트리밍 데이터를 이용하여 디지털 신호에 해당하는 출력전압을 발생하는 전압 발생부를 포함하는 것을 특징으로 한다.