公开(公告)号：CN101783243B

公开(公告)日：2012-04-25

申请号：CN201010003898.X

申请日：2010-01-15

Applicant: TDK株式会社

Inventor： 柳田美幸 ,  佐佐木健人 ,  栗本哲 ,  今野正彦 ,  森田友纪 ,  阿部寿之

IPC: H01G4/30 ,  H01G4/228

CPC classification number: H01G4/30 ,  H01G4/232 ,  H01G4/2325

Abstract: 本发明提供一种陶瓷电子部件(100)，其具备埋设有内部电极的芯片素体(1)、覆盖露出内部电极的芯片素体(1)的端面(11)和垂直于端面(11)的侧面13、15的一部分并与内部电极相电连接的端子电极(3)；端子电极(3)从芯片素体(1)侧开始具有第1电极层和玻璃成分的含量比第1电极层少的第2电极层；第2电极层以覆盖侧面13、15上的第1电极层的一部分的方式进行设置。

公开(公告)号：CN1767719A

公开(公告)日：2006-05-03

申请号：CN200510103151.0

申请日：2005-09-16

Applicant: TDK株式会社

Inventor： 川畑贤一 ,  阿部寿之 ,  胜俣正史

IPC: H05K1/00 ,  H05K3/00 ,  H05K3/46

Abstract: 多层基板及其制造方法。本发明提供了一种设计自由度高、适合高密度安装的高性能的多层基板及其制造方法。本发明的多层基板包括层叠的多个绝缘层和在各绝缘层之间形成的配线图形，上述配线图形包括具有预定厚度的第1配线图形(40)和厚度大于上述第1配线图形的第2配线图形(41)，它们共存于同一层内。通过消去法，对厚度一定的导电层(32)进行构图而形成第1配线图形(40)。在形成通孔的同一工序中，通过开孔加工，形成图形形成用槽，然后用导电性材料同时填充通孔和图形形成用槽的内部，由此形成第2配线图形(41)。第1配线图形可优选用作为图形的宽度和厚度偏差小、要求相对于绝缘层的图形厚度精度的高频电路用LC图形和要求阻抗匹配的通常的配线图形。第2配线图形可优选用作为扼流圈用L图形。

公开(公告)号：CN1191376A

公开(公告)日：1998-08-26

申请号：CN97126397.3

申请日：1997-11-21

Applicant: TDK株式会社

Inventor： 熊谷修美 ,  阿部寿之 ,  小林诚 ,  齐藤则之 ,  柴田宪治 ,  佐佐木浩三 ,  高桥彻

IPC: H01F41/04 ,  H01F17/00

CPC classification number: H03H7/0115 ,  H01F17/0013 ,  H01F27/292 ,  H01F41/043 ,  H01F41/046 ,  H01F2017/0026 ,  H03H2001/0057 ,  H03H2001/0085 ,  Y10T29/43 ,  Y10T29/435 ,  Y10T29/49002 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49135 ,  Y10T29/49142 ,  Y10T29/49144 ,  Y10T29/49147 ,  Y10T29/49179 ,  Y10T29/49208 ,  Y10T29/49222

Abstract: 构成基本上为矩形平行六面体形状的多层电子部件,它有把线圈导体和用磁性或非磁性材料制成的生板叠置而构成的多层体。终端电极沿垂直于电流流过多层体中的线圈导体而产生的磁力线方向分别设置在多层体的两端。每个电极有形成在多层体端部区域的和作为多层体构件的叠层体构成的导电衬底。

公开(公告)号：CN116569325A

公开(公告)日：2023-08-08

申请号：CN202180077763.4

申请日：2021-11-15

Applicant: TDK株式会社

Inventor： 池部桐生 ,  水户瀬智久 ,  关映子 ,  谷口晋 ,  阿部寿之

IPC: H01L23/12

Abstract: 本发明的安装基板具备：具有至少一对第1端子的电子零件、与具有至少一对第2端子的电路基板，且第1端子及第2端子通过包含金属元素的接合材料电性接合，电子零件及接合材料配置于由绝缘体形成的壁内，电子零件的下表面低于壁的上表面，将由壁包围的区域的长边设为尺寸d1，将电子零件的长边设为尺寸d2时，(尺寸d1‑尺寸d2)的值为10μm以下。

公开(公告)号：CN109306479B

公开(公告)日：2021-09-10

申请号：CN201810838096.7

申请日：2018-07-26

Applicant: TDK株式会社

Inventor： 折笠诚 ,  堀川雄平 ,  上林义广 ,  阿部寿之

IPC: C23C18/16 ,  C23C18/20 ,  C23C18/31 ,  G09F9/33

Abstract: 本发明所涉及的片材(1)具备：树脂层(4)，其包含粘结剂(2)以及催化剂颗粒(3)；非电解镀膜(7)，其被设置于树脂层(4)的一个主面(4a)侧并具有第1非电解镀膜(5)和第2非电解镀膜(6)；及基材(8)，其被设置于树脂层(4)的另一个主面(4b)侧。催化剂颗粒(3)的至少一部分具有从树脂层(4)的一个主面(4a)露出的露出面(3a)，露出面(3a)分散于树脂层(4)的一个主面(4a)上。第1非电解镀膜(5)以围绕催化剂颗粒(3)各自的露出面(3a)的方式被设置于树脂层(4)的一个主面(4a)上。第2非电解镀膜(6)以覆盖第1非电解镀膜(5)的方式被设置，第2非电解镀膜(6)的一个主面(6a)具备对应于第1非电解镀膜(5)的凹部(6r)。

公开(公告)号：CN109308951B

公开(公告)日：2020-10-13

申请号：CN201810838142.3

申请日：2018-07-26

Applicant: TDK株式会社

Inventor： 大德高志 ,  谷口晋 ,  关映子 ,  佐藤淳 ,  堀川雄平 ,  折笠诚 ,  阿部寿之

IPC: H01B5/14

Abstract: 本发明涉及导电性基板、电子装置以及显示装置。导电性基板的特征在于具备：基材、被设置于基材上的基底层、被设置于基底层上的沟槽形成层、包含金属镀敷的导电图形层。形成具有基底层露出的底面的沟槽。导电图形层填充沟槽。基底层具有：混合区域，从基底层的导电图形层侧的表面形成到其内侧且含有构成导电图形层的金属并且包含进入到基底层的金属颗粒。

公开(公告)号：CN109306479A

公开(公告)日：2019-02-05

申请号：CN201810838096.7

申请日：2018-07-26

Applicant: TDK株式会社

Inventor： 折笠诚 ,  堀川雄平 ,  上林义广 ,  阿部寿之

IPC: C23C18/16 ,  C23C18/20 ,  C23C18/31 ,  G09F9/33

Abstract: 本发明所涉及的片材(1)具备：树脂层(4)，其包含粘结剂(2)以及催化剂颗粒(3)；非电解镀膜(7)，其被设置于树脂层(4)的一个主面(4a)侧并具有第1非电解镀膜(5)和第2非电解镀膜(6)；及基材(8)，其被设置于树脂层(4)的另一个主面(4b)侧。催化剂颗粒(3)的至少一部分具有从树脂层(4)的一个主面(4a)露出的露出面(3a)，露出面(3a)分散于树脂层(4)的一个主面(4a)上。第1非电解镀膜(5)以围绕催化剂颗粒(3)各自的露出面(3a)的方式被设置于树脂层(4)的一个主面(4a)上。第2非电解镀膜(6)以覆盖第1非电解镀膜(5)的方式被设置，第2非电解镀膜(6)的一个主面(6a)具备对应于第1非电解镀膜(5)的凹部(6r)。

公开(公告)号：CN108538736A

公开(公告)日：2018-09-14

申请号：CN201810171606.X

申请日：2018-03-01

Applicant: TDK株式会社

Inventor： 折笠诚 ,  清家英之 ,  堀川雄平 ,  阿部寿之

IPC: H01L21/603 ,  H01L23/488

Abstract: 本发明提供一种半导体封装件的制造方法，该半导体封装件是具有基板、形成于基板上的导电部和形成于导电部的微凸起的半导体芯片层叠多片而得到的半导体封装件，其中，该制造方法具备：平滑面形成工序，在微凸起上形成平滑面；叠层工序，通过在一个半导体芯片的微凸起上重叠另一个半导体芯片的微凸起，从而将半导体芯片层叠三片以上；接合工序，通过将微凸起加热使其熔融，经由该微凸起将半导体芯片彼此接合，在叠层工序中，在一个半导体芯片和另一个半导体芯片中的、至少一个微凸起上形成平滑面，一个微凸起在平滑面上与另一个微凸起接触。

公开(公告)号：CN104070294B

公开(公告)日：2017-04-12

申请号：CN201410123211.4

申请日：2014-03-28

Applicant: TDK株式会社

Inventor： 吉田健一 ,  堀川雄平 ,  阿部寿之

IPC: B23K33/00

CPC classification number: H01R4/02 ,  B23K35/00 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/0346 ,  H01L2224/0401 ,  H01L2224/05568 ,  H01L2224/05666 ,  H01L2224/05671 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/13023 ,  H01L2224/13083 ,  H01L2224/13111 ,  H01L2224/13144 ,  H01L2224/13155 ,  H01L2224/13166 ,  H01L2224/13171 ,  H01L2224/16238 ,  H01L2224/16502 ,  H01L2224/81193 ,  H01L2224/8121 ,  H01L2224/81805 ,  H01L2224/81825 ,  H01L2924/01322 ,  H05K3/3463 ,  H05K3/4007 ,  H05K2201/0367 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种具有优异的接合强度的电子器件用的接合构造。本发明的一个侧面所涉及的电子器件用的接合构造（10）具备包含镍的第1金属层（11）、以及形成在第1金属层（11）之上且包含金、锡和镍的第2金属层（12），第2金属层（12）包含AuSn共晶相。

公开(公告)号：CN104070294A

公开(公告)日：2014-10-01

申请号：CN201410123211.4

申请日：2014-03-28

Applicant: TDK株式会社

Inventor： 吉田健一 ,  堀川雄平 ,  阿部寿之

IPC: B23K33/00

CPC classification number: H01R4/02 ,  B23K35/00 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/0346 ,  H01L2224/0401 ,  H01L2224/05568 ,  H01L2224/05666 ,  H01L2224/05671 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/13023 ,  H01L2224/13083 ,  H01L2224/13111 ,  H01L2224/13144 ,  H01L2224/13155 ,  H01L2224/13166 ,  H01L2224/13171 ,  H01L2224/16238 ,  H01L2224/16502 ,  H01L2224/81193 ,  H01L2224/8121 ,  H01L2224/81805 ,  H01L2224/81825 ,  H01L2924/01322 ,  H05K3/3463 ,  H05K3/4007 ,  H05K2201/0367 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种具有优异的接合强度的电子器件用的接合构造。本发明的一个侧面所涉及的电子器件用的接合构造（10）具备包含镍的第1金属层（11）、以及形成在第1金属层（11）之上且包含金、锡和镍的第2金属层（12），第2金属层（12）包含AuSn共晶相。