公开(公告)号：CN114997088A

公开(公告)日：2022-09-02

申请号：CN202210748490.8

申请日：2022-06-29

Applicant: 西安电子科技大学

Inventor： 游海龙 ,  余立艳 ,  何析逸 ,  林铠鹏

IPC: G06F30/347 ,  G06F30/392

Abstract: 本发明涉及一种布线和TDM比率快速优化方法，包括：基于M个线网组中引脚的数量，利用第一预设算法或者第二预设算法对FPGA图的所有线网进行布线，得到系统级布线结果，第一预设算法包括DK布线算法和快速MTST算法，第二预设算法包括DK布线算法和基于Dijkstra的布线算法，DK布线算法为基于扩展的Dijkstra和Kruskal的算法，每个线网组包括N条线网；基于系统级布线结果，给每个布线信号分配TDM比率，以使最大线网组的TDM比率最小，得到最终的优化结果，且最终的优化结果满足TDM比率约束。本发明提出的多策略系统级布线方法和TDM比率优化方法能够提高布线和优化效率。

公开(公告)号：CN114880977A

公开(公告)日：2022-08-09

申请号：CN202210510941.4

申请日：2022-05-11

Applicant: 北京百度网讯科技有限公司

Inventor： 李鸿明 ,  李兆耕

IPC: G06F30/343 ,  G06F30/347 ,  G06F117/08

Abstract: 本公开提供了一种软硬件联合仿真系统、方法、装置、设备和存储介质，涉及计算机技术领域，具体涉及芯片、仿真验证、云计算等技术领域。软硬件联合仿真方法包括：软件仿真器，用于仿真真实软件的真实运行平台，以生成虚拟运行平台；以及，在所述虚拟运行平台上运行所述真实软件；硬件仿真器，用于仿真真实硬件，以生成虚拟硬件；虚拟连接器，用于仿真所述真实运行平台与所述真实硬件之间的真实连接设备；以及，基于所述软件仿真器或所述硬件仿真器产生的读取请求数据执行读写操作。本公开可以提高仿真准确度，提升软硬件开发效率。

公开(公告)号：CN108595748B

公开(公告)日：2022-08-09

申请号：CN201810193681.6

申请日：2018-03-09

Applicant: 电子科技大学

Inventor： 杜涛 ,  许百川 ,  李威 ,  刘诺

IPC: G06F30/392 ,  G06F30/347

Abstract: 本发明设计一种可应用于反熔丝FPGA可编程逻辑阵列的新型三维拓扑结构。相比常规二维反熔丝FPGA的可编程逻辑阵列，该结构具有容量大、性能高等优势。本发明首先利用两种可编程逻辑模块完成了从可编程逻辑行到可编程逻辑层，再到可编程逻辑阵列的搭建，构造了一种三维的可编程逻辑模块排列结构。为该结构设计多种布线通道，并对布线通道设置不同的布线方式，同时对相邻及相距较远的的可编程逻辑模块间使用的不同的互联策略，从而完成了可编程逻辑阵列的互联。最终得到的三维拓扑结构具有空间三维性、布线资源丰富、布线方式灵活、可编程逻辑模块间互联方便、整体结构在各方向可扩展的特点，应用本发明，可设计出大容量、高性能的反熔丝FPGA。

公开(公告)号：CN114722754A

公开(公告)日：2022-07-08

申请号：CN202210275164.X

申请日：2022-03-19

Applicant: 北京汤谷软件技术有限公司 ,  江苏汤谷智能科技有限公司

Inventor： 刘兴茂 ,  刘丹 ,  暴宇 ,  马婧 ,  李俊华 ,  张佩文 ,  徐国超

IPC: G06F30/347 ,  G06F113/18 ,  G06F115/02 ,  G06F115/12

Abstract: 一种FPGA原型验证设备。本发明公开了一种FPGA原型验证设备，其包括以下模块：主控卡、业务卡、机箱；其中，所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述主控卡与所述业务卡之间可插拔连接；所述业务卡与所述业务卡之间可插拔连接。本发明提供的FPGA原型验证设备，主控卡和业务卡之间，业务卡也业务卡之间采用可插拔连接，实现FPGA原型验证设备模块化、开放式的可扩展架构，可以根据需要通过可插拔实现所述主控卡与所述业务卡之间的灵活连接，以及灵活扩展业务卡，根据不同的需求，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置，节约了成本，增加了灵活性。

公开(公告)号：CN114662433A

公开(公告)日：2022-06-24

申请号：CN202210168161.6

申请日：2022-02-23

Applicant: 西安邮电大学

Inventor： 刘维红 ,  陈柳杨 ,  刘烨 ,  关东阳 ,  刘清冉 ,  张梦林 ,  王坤

IPC: G06F30/347 ,  G06F115/12

Abstract: 一种键合线可重构匹配技术及设计方法，其特征在于：包括基板、电容、接地铜箔、信号输入端、信号输出端、芯片和键合线，所述信号输入端、信号输出端和芯片设置在基板中间，所述键合线连接信号输入端、芯片和信号输出端；所述信号输入端、信号输出端和芯片左右设置有接地铜箔，所述电容跨接在信号输入端和接地铜箔之间；本发明为了解决键合工艺的不足所带来的信号传输问题，本发明主要通过在键合线前端加可变电容，对键合线的寄生效应进行补偿调节，以此实现信号的高质量传输，减少了由于键合线误差而导致废板情况的发生，减少了原材料的浪费、降低了成本。

公开(公告)号：CN114611447A

公开(公告)日：2022-06-10

申请号：CN202210260608.2

申请日：2022-03-16

Applicant: 中科亿海微电子科技(苏州)有限公司

Inventor： 杨沛宇 ,  李玉洁 ,  王鑫楠 ,  刘洋 ,  邵林林 ,  吴明杰

IPC: G06F30/347

Abstract: 本发明涉及一种可编程逻辑器件布线调整方法、装置、计算机及存储介质，其中，所述方法包括：获取上一次布线生成的布线结果文件和布线输入文件；检查电路设计及约束是否进行改动，若否，则读取用户修改的路径信息，并判断是否存在未连接上的路径；当判断存在未连接上的路径时，获取用户修改的布线路径，并依据断开点对布线路径进行标记，以生成新的布线路径；当判断不存在未连接上的路径时，则判断路径信息是否存在拥塞，若是，则保持用户修改的布线路径不变，对拥塞的信号进行正常布线。在基于已有布线结果的基础上，根据用户修改的路径信息，进行检查判断后实现自动布线操作，从而能够满足用户不同的调整需求，增加了布线的灵活性和电路的性能。

公开(公告)号：CN114330191B

公开(公告)日：2022-06-10

申请号：CN202210217756.6

申请日：2022-03-08

Applicant: 上海国微思尔芯技术股份有限公司

Inventor： 张吉锋 ,  邵中尉

IPC: G06F30/347 ,  G06F30/398

Abstract: 本申请实施例公开了一种信号复用传输的方法及装置，通过对芯片设计的跨FPGA间的互连线信号进行分析得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并配置相应的时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达边界的时间基本相同，从而对布局布线处理产生很好的时序收敛效果，使布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高。

公开(公告)号：CN114548010A

公开(公告)日：2022-05-27

申请号：CN202011304817.X

申请日：2020-11-19

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 杨琼华 ,  王似飞 ,  钱港 ,  陈建利 ,  徐烈伟 ,  吴昌

IPC: G06F30/347 ,  G06F16/901

Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。

公开(公告)号：CN114330190B

公开(公告)日：2022-05-20

申请号：CN202210205894.2

申请日：2022-03-04

Applicant: 北京大学

Inventor： 林亦波 ,  麦景

IPC: G06F30/347 ,  G06F30/343

Abstract: 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。

公开(公告)号：CN114492274A

公开(公告)日：2022-05-13

申请号：CN202210116830.5

申请日：2022-02-07

Applicant: 东南大学

Inventor： 朱自然 ,  梅扬杰

IPC: G06F30/347

Abstract: 本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。