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公开(公告)号：CN101400931B
公开(公告)日：2012-06-27
申请号：CN200780008935.2
申请日：2007-03-14
Applicant: 国际商业机器公司
IPC: F16K31/02
CPC classification number: F15C1/06 , F04B43/043 , F15C5/00 , F16K99/0001 , F16K99/0015 , F16K99/0051 , F16K2099/0074 , F16K2099/0094 , Y10T29/49236 , Y10T29/49412 , Y10T137/2224
Abstract: 本发明涉及微型阀(257)和微型泵(400)以及制造微型阀(257)和微型泵(400)的方法。微型阀(257)和微型泵(400)包括由导电纳米纤维制成的导电隔膜(155)。通过在导电隔膜(155)上施加静电力来实现流体经微型阀(257)的流动和微型泵(400)的泵送作用。
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公开(公告)号：CN101256939B
公开(公告)日：2010-12-15
申请号：CN200810080839.5
申请日：2008-02-21
Applicant: 国际商业机器公司
Inventor： C·W·科布格尔三世 , 古川俊治 , D·V·霍拉克 , M·C·哈基 , J·G·高迪亚罗
IPC: H01L21/00 , H01L21/02 , H01L21/027 , H01L21/311 , H01L21/82
CPC classification number: H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/28123
Abstract: 本发明涉及一种结构和集成电路制造方法。一种用于同时形成多个线宽的方法，其中所述多个线宽中的一个小于采用常规光刻方法可得到的线宽。所述方法包括提供一种结构，所述结构包括记忆层和在所述记忆层的顶上的侧壁图像转移(SIT)层。然后，构图所述SIT层，产生SIT区域。然后，在所述记忆层的定向蚀刻期间使用所述SIT区域作为阻挡掩模产生第一记忆区域。然后，沿参考方向以缩进距离D缩进所述SIT区域的侧壁，产生SIT部分。所述构图包括光刻方法。所述缩进距离D小于与所述光刻方法有关的临界尺寸CD。所述SIT区域包括沿所述参考方向的第一尺寸W2和第二尺寸W3，其中CD＜W2＜2D＜W3。
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公开(公告)号：CN101400931A
公开(公告)日：2009-04-01
申请号：CN200780008935.2
申请日：2007-03-14
Applicant: 国际商业机器公司
IPC: F16K31/02
CPC classification number: F15C1/06 , F04B43/043 , F15C5/00 , F16K99/0001 , F16K99/0015 , F16K99/0051 , F16K2099/0074 , F16K2099/0094 , Y10T29/49236 , Y10T29/49412 , Y10T137/2224
Abstract: 本发明涉及微型阀(257)和微型泵(400)以及制造微型阀(257)和微型泵(400)的方法。微型阀(257)和微型泵(400)包括由导电纳米纤维制成的导电隔膜(155)。通过在导电隔膜(155)上施加静电力来实现流体经微型阀(257)的流动和微型泵(400)的泵送作用。
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公开(公告)号：CN100517635C
公开(公告)日：2009-07-22
申请号：CN200610002740.4
申请日：2006-01-25
Applicant: 国际商业机器公司
Inventor： S·J·霍姆斯 , M·C·哈基 , C·W·科布格尔三世 , 古川俊治 , D·V·霍拉克
IPC: H01L21/762 , H01L21/84 , H01L27/12
CPC classification number: H01L29/0653 , B82Y10/00 , H01L21/28114 , H01L21/3086 , H01L21/31144 , H01L21/76224 , H01L21/76243 , H01L21/76267 , H01L21/76283 , H01L29/0649 , H01L29/0657 , H01L29/1083 , H01L29/165 , H01L29/66545 , H01L29/66575 , H01L29/6659 , H01L29/66772 , H01L29/7833 , H01L29/78654 , H01L29/78684
Abstract: 半导体结构和形成半导体结构的方法。半导体结构包括纳米结构或使用纳米结构制造。形成半导体结构的方法包括使用纳米掩模产生纳米结构和使用产生的纳米结构实施附加半导体工艺步骤。
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公开(公告)号：CN101026124A
公开(公告)日：2007-08-29
申请号：CN200710005586.0
申请日：2007-02-13
Applicant: 国际商业机器公司
IPC: H01L21/762 , H01L21/8238 , H01L27/092
CPC classification number: H01L27/0921 , H01L21/76229 , H01L21/823878
Abstract: 本发明提供了用于抑制体CMOS器件中的闭锁的半导体方法和器件结构。该方法包括在衬底的半导体材料中形成沟槽，该沟槽具有设置在也在衬底的半导体材料中限定的一对掺杂阱之间的第一侧壁。该方法还包括在沟槽中形成蚀刻掩模以部分掩蔽沟槽的底部，接着除去穿过部分掩蔽的底部暴露的衬底的半导体材料，以限定加深沟槽的变窄的第二侧壁。用介质材料填充加深沟槽以限定在掺杂阱中形成的器件的沟槽隔离区域。填充加深的沟槽延伸的介质材料增强了闭锁抑制。
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Patent Agency Ranking
公开(公告)号：CN1547776A
公开(公告)日：2004-11-17
申请号：CN02816755.4
申请日：2002-08-29
Applicant: 国际商业机器公司
IPC: H01L29/76 , H01L29/94 , H01L31/062 , H01L31/113 , H01L21/8238 , H01L21/336 , H01L21/3205 , H01L21/4763
CPC classification number: H01L29/78642 , H01L21/2255 , H01L21/76897 , H01L21/823487 , H01L27/088 , H01L29/66666 , H01L29/7827 , H01L29/7831
Abstract: 一种特别适合于高密度集成的垂直场效应晶体管结构，包括两个位于一个半导体柱的相对两侧的可能相互无关的栅极结构，所述的半导体柱是通过刻蚀或外延生长而形成的。栅极结构被包围在绝缘材料中，所述的绝缘材料相对于包围着该晶体管的隔离材料可以被有选择地刻蚀。通过相对于绝缘材料有选择地刻蚀隔离材料，可以形成与该柱的较低一端(例如，晶体管的漏极)的接触部分。该柱的上部覆盖着由可选择地刻蚀的材料构成的顶盖以及侧壁，因此可以用好的配准容差通过有选择地刻蚀形成栅极和源极的接触开口。由隔离区域间的距离以及有选择的刻蚀规定该柱在平行于芯片表面的方向上的尺寸，由牺牲层的厚度规定该柱的高度。
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公开(公告)号：CN101542630A
公开(公告)日：2009-09-23
申请号：CN200680027127.6
申请日：2006-07-21
Applicant: 国际商业机器公司
Inventor： 古川俊治 , M·C·哈基 , S·J·霍姆斯 , D·V·霍拉克 , C·W·科布格尔三世
IPC: G11C11/00
CPC classification number: G11C13/025 , B82Y10/00 , G11C2213/16 , G11C2213/77 , Y10S977/742 , Y10S977/939 , Y10S977/943
Abstract: 非易失性和抗辐射切换与存储器器件(225)，所述器件使用垂直纳米管(155)并且通过范德华力可逆地保持状态，以及制造所述器件的方法。用于读出所述器件的状态的装置包括测量电容、和隧穿电流以及场发射电流。
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公开(公告)号：CN100485951C
公开(公告)日：2009-05-06
申请号：CN200610107760.8
申请日：2006-07-25
Applicant: 国际商业机器公司
Inventor： D·V·霍拉克 , C·W·柯布格尔三世 , 古川俊治 , S·J·霍尔梅斯 , M·C·哈基 , L·M·P·帕斯特尔
CPC classification number: G01P15/0802 , B82Y15/00 , G01P15/06 , G01P15/0891 , G01P15/135 , H01H1/0094 , H01H35/14
Abstract: 本发明提供了加速度和电压测量器件及其制造方法。所述加速度和电压测量器件包括：导电板，在第一绝缘层的顶表面上；第二绝缘层，在所述导电板的顶表面上，所述板的所述顶表面在所述第二绝缘层中的开口中露出；导电纳米管，在所述开口上悬置；以及与所述纳米管的导电接触。
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公开(公告)号：CN1959983A
公开(公告)日：2007-05-09
申请号：CN200610143136.3
申请日：2006-11-01
Applicant: 国际商业机器公司
Inventor： C·W·科布格尔三世 , M·C·哈基 , D·V·霍拉克 , 古川俊治 , S·J·霍尔梅斯
IPC: H01L25/00 , H01L25/065 , H01L23/52 , H01L21/98 , H01L21/768
CPC classification number: H01L29/40 , H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/50 , H01L2224/32145 , H01L2224/9202 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/0002
Abstract: 本发明公开了一种制造三维集成电路芯片或晶片组件的方法，更具体地说，一种在将芯片定向成叠层之前在晶片上设置的芯片的处理。还公开了三维集成电路的制造，其中芯片密度可以很高并且在晶片仍是完整的并且通常为平面结构时进行处理。
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公开(公告)号：CN1949528A
公开(公告)日：2007-04-18
申请号：CN200610107760.8
申请日：2006-07-25
Applicant: 国际商业机器公司
Inventor： D·V·霍拉克 , C·W·柯布格尔三世 , 古川俊治 , S·J·霍尔梅斯 , M·C·哈基 , L·M·P·帕斯特尔
CPC classification number: G01P15/0802 , B82Y15/00 , G01P15/06 , G01P15/0891 , G01P15/135 , H01H1/0094 , H01H35/14
Abstract: 本发明提供了加速度和电压测量器件及其制造方法。所述加速度和电压测量器件包括：导电板，在第一绝缘层的顶表面上；第二绝缘层，在所述导电板的顶表面上，所述板的所述顶表面在所述第二绝缘层中的开口中露出；导电纳米管，在所述开口上悬置；以及与所述纳米管的导电接触。
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