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公开(公告)号：CN104969356A
公开(公告)日：2015-10-07
申请号：CN201480001579.1
申请日：2014-01-31
Applicant: 瑞萨电子株式会社
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L23/535 , H01L24/05 , H01L24/06 , H01L24/29 , H01L24/37 , H01L24/40 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/83 , H01L24/84 , H01L29/0696 , H01L29/0865 , H01L29/0882 , H01L29/1033 , H01L29/407 , H01L29/41741 , H01L29/4236 , H01L2224/04026 , H01L2224/04034 , H01L2224/04042 , H01L2224/05082 , H01L2224/05155 , H01L2224/05166 , H01L2224/05553 , H01L2224/05554 , H01L2224/05644 , H01L2224/0603 , H01L2224/29101 , H01L2224/29339 , H01L2224/32245 , H01L2224/37011 , H01L2224/371 , H01L2224/37124 , H01L2224/37147 , H01L2224/40245 , H01L2224/45144 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2224/73221 , H01L2224/73263 , H01L2224/73265 , H01L2224/83801 , H01L2224/84801 , H01L2224/8485 , H01L2924/13091 , H01L2924/181 , H01L2924/00012 , H01L2924/00 , H01L2924/00014 , H01L2924/014 , H01L2224/32225
Abstract: 在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1)，在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1)，在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2)，在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连，且不会与连接于源极用的n+型半导体区域(NR)的布线相连。
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公开(公告)号：CN104969356B
公开(公告)日：2019-10-08
申请号：CN201480001579.1
申请日：2014-01-31
Applicant: 瑞萨电子株式会社
IPC: H01L29/78
Abstract: 在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1)，在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1)，在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2)，在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连，且不会与连接于源极用的n+型半导体区域(NR)的布线相连。
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公开(公告)号：CN104659016B
公开(公告)日：2019-10-08
申请号：CN201410422025.0
申请日：2014-08-25
Applicant: 瑞萨电子株式会社
IPC: H01L23/528
Abstract: 本发明涉及半导体器件。提高半导体器件的性能。在半导体衬底(SB)的主面的LDMOSFET形成区域(LR)形成有相互并联连接而构成功率MISFET的多个单位MISFET元件。在半导体衬底(SB)的主面的驱动电路区域(DR)还形成有控制功率MISFET的栅极电压的控制电路。在半导体衬底(SB)上还形成有具有由同种金属材料构成的多个布线层的布线结构。形成于LDMOSFET形成区域(LR)的多个单位MISFET元件的栅电极(GE)彼此之间经由极布线(M1G、M2G、M3G)而相互电连接，所述极布线分别形成在由同种金属材料构成的多个布线层的全部布线层上。
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公开(公告)号：CN102447388A
公开(公告)日：2012-05-09
申请号：CN201110305102.0
申请日：2011-09-30
Applicant: 瑞萨电子株式会社
CPC classification number: H02M3/158 , G06F1/26 , H02M3/1584 , H02M2003/1586
Abstract: 本发明涉及电源装置。可以实现多相型电源装置的微型化。电源控制单元、多个装有PWM的驱动单元、以及多个电感器配置多相电源，在电源控制单元中，例如，微控制器单元、存储器单元和模拟控制器单元形成在单个芯片上。微控制器单元将每一个都具有基于存储器单元上的程序定义的频率和相位的时钟信号和相位输出到各个装有PWM的驱动电路。模拟控制器单元检测负载的电压值与经由串行接口获得的目标电压值之间的差值，并从串行接口输出误差放大信号。通过使用时钟信号和误差放大信号的峰值电流控制体系，装有PWM驱动单元的每一个驱动每一个电感器。
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公开(公告)号：CN105680691A
公开(公告)日：2016-06-15
申请号：CN201610011596.4
申请日：2011-09-30
Applicant: 瑞萨电子株式会社
CPC classification number: H02M3/158 , G06F1/26 , H02M3/1584 , H02M2003/1586 , H02M3/157
Abstract: 本发明涉及电源装置。可以实现多相型电源装置的微型化。电源控制单元、多个装有PWM的驱动单元、以及多个电感器配置多相电源，在电源控制单元中，例如，微控制器单元、存储器单元和模拟控制器单元形成在单个芯片上。微控制器单元将每一个都具有基于存储器单元上的程序定义的频率和相位的时钟信号和相位输出到各个装有PWM的驱动电路。模拟控制器单元检测负载的电压值与经由串行接口获得的目标电压值之间的差值，并从串行接口输出误差放大信号。通过使用时钟信号和误差放大信号的峰值电流控制体系，装有PWM驱动单元的每一个驱动每一个电感器。
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Patent Agency Ranking
公开(公告)号：CN102971855B
公开(公告)日：2016-02-24
申请号：CN201080067653.1
申请日：2010-06-21
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L21/822 , H01L21/8222 , H01L27/04 , H01L27/06 , H01L29/47 , H01L29/872
CPC classification number: H01L29/0649 , H01L21/76205 , H01L21/76224 , H01L21/82385 , H01L21/823857 , H01L21/823878 , H01L27/0922 , H01L29/0638 , H01L29/0653 , H01L29/0661 , H01L29/0696 , H01L29/086 , H01L29/0878 , H01L29/1083 , H01L29/41758 , H01L29/42368 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66659 , H01L29/66689 , H01L29/7816 , H01L29/7835
Abstract: 本发明提供一种半导体器件及其制造方法。由LOCOS构成供nLDMOS器件的栅电极(G)搭上的平台绝缘膜(SL)，由STI构成元件分离部(SS)。另外，在形成有多个nLDMOS器件的激活区域的最外周设置与漏极区域(D)电位相同的护环。而且，隔着该护环在激活区域的周边形成元件分离部(SS)，并且使平台绝缘膜(SL)和元件分离部(SS)不相连，使两者分离。
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公开(公告)号：CN105391440B
公开(公告)日：2020-06-16
申请号：CN201510526881.5
申请日：2015-08-25
Applicant: 瑞萨电子株式会社
IPC: H03K19/094 , H03K19/0175
Abstract: 本发明涉及半导体装置、功率控制装置和电子系统。为了降低包括诸如驱动器IC的半导体装置的功率控制装置以及电子系统的成本等，所述驱动器IC包括高侧驱动器、电平移位电路、第一和第二晶体管、以及比较器电路。所述第一晶体管形成在终止区中。所述第二晶体管形成在所述终止区中并由第一电源电压驱动。所述比较器电路形成在所述第一区中以在感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断。所述第二晶体管是耗尽型晶体管。
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公开(公告)号：CN105391440A
公开(公告)日：2016-03-09
申请号：CN201510526881.5
申请日：2015-08-25
Applicant: 瑞萨电子株式会社
IPC: H03K19/094 , H03K19/0175
Abstract: 本发明涉及半导体装置、功率控制装置和电子系统。为了降低包括诸如驱动器IC的半导体装置的功率控制装置以及电子系统的成本等，所述驱动器IC包括高侧驱动器、电平移位电路、第一和第二晶体管、以及比较器电路。所述第一晶体管形成在终止区中。所述第二晶体管形成在所述终止区中并由第一电源电压驱动。所述比较器电路形成在所述第一区中以在感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断。所述第二晶体管是耗尽型晶体管。
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公开(公告)号：CN102447388B
公开(公告)日：2016-02-03
申请号：CN201110305102.0
申请日：2011-09-30
Applicant: 瑞萨电子株式会社
CPC classification number: H02M3/158 , G06F1/26 , H02M3/1584 , H02M2003/1586
Abstract: 本发明涉及电源装置。可以实现多相型电源装置的微型化。电源控制单元、多个装有PWM的驱动单元、以及多个电感器配置多相电源，在电源控制单元中，例如，微控制器单元、存储器单元和模拟控制器单元形成在单个芯片上。微控制器单元将每一个都具有基于存储器单元上的程序定义的频率和相位的时钟信号和相位输出到各个装有PWM的驱动电路。模拟控制器单元检测负载的电压值与经由串行接口获得的目标电压值之间的差值，并从串行接口输出误差放大信号。通过使用时钟信号和误差放大信号的峰值电流控制体系，装有PWM驱动单元的每一个驱动每一个电感器。
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公开(公告)号：CN104659016A
公开(公告)日：2015-05-27
申请号：CN201410422025.0
申请日：2014-08-25
Applicant: 瑞萨电子株式会社
IPC: H01L23/528
Abstract: 本发明涉及半导体器件。提高半导体器件的性能。在半导体衬底(SB)的主面的LDMOSFET形成区域(LR)形成有相互并联连接而构成功率MISFET的多个单位MISFET元件。在半导体衬底(SB)的主面的驱动电路区域(DR)还形成有控制功率MISFET的栅极电压的控制电路。在半导体衬底(SB)上还形成有具有由同种金属材料构成的多个布线层的布线结构。形成于LDMOSFET形成区域(LR)的多个单位MISFET元件的栅电极(GE)彼此之间经由极布线(M1G、M2G、M3G)而相互电连接，所述极布线分别形成在由同种金属材料构成的多个布线层的全部布线层上。
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