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公开(公告)号：CN104143358B
公开(公告)日：2019-07-12
申请号：CN201410195246.9
申请日：2014-05-09
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/3427
Abstract: 本发明涉及一种具有不同的伪字线的三维快闪存储器件和数据储存设备。一种三维(3D)快闪存储器，包括：被布置在地选择线和最低主字线之间的第一伪字线，以及被布置在串选择线和最高主字线之间的具有不同的字线配置的第二伪字线。
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公开(公告)号：CN105164755B
公开(公告)日：2019-06-04
申请号：CN201480007201.2
申请日：2014-01-29
Applicant: 桑迪士克科技有限责任公司
IPC: G11C16/34
CPC classification number: G11C16/3459 , G11C16/0425 , G11C16/3427 , G11C16/3454
Abstract: 通过使用动态验证电压(Vv)来提高对选择栅极晶体管和存储器单元的编程准确度，该动态验证电压(Vv)在编程操作期间从初始电平(Vvinit)增大到最终电平(Vvmx)。快速编程晶体管在慢速编程晶体管之前被锁定以防止被编程，但是快速编程晶体管经历编程干扰，编程干扰使快速编程晶体管的阈值电压在编程操作结束时增大到与慢速编程晶体管相同的电平。为了将存储器单元编程至不同的目标数据状态，初始验证电平(Vvinit)和最终验证电平(Vvmx)之间的偏移可以对于每个数据状态不同。在一种方法中，目标数据状态越低，该偏移越大。动态验证电压(Vv)的增大可以随编程操作的每个随后的编程验证迭代而逐步地更小。该增大可以适应于编程进度而开始或者可以在预定编程验证迭代中开始。
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公开(公告)号：CN102160120B
公开(公告)日：2019-05-31
申请号：CN200980132723.4
申请日：2009-06-30
Applicant: LSI公司
CPC classification number: G11C16/3427 , G06F11/1072 , G11C5/00 , G11C7/02 , G11C7/1006 , G11C11/5628 , G11C11/5642 , G11C16/10 , G11C16/3418
Abstract: 提供了使用调制编码减轻单元间干扰的方法和设备。在闪存存储器的编程期间，执行如下的调制编码，该调制编码选择用于对闪存存储器编程的一个或更多个电平，以使得利用违反一个或更多个预先定义的标准的值对闪存存储器中的减少数量的单元编程。在闪存存储器的读取期间，执行如下的调制解码，该调制解码分配一个或更多个电平给闪存存储器中的单元，使得利用违反一个或更多个预先定义的标准的值读取闪存存储器中的减少数量的单元。预先定义的标准可以例如基于以下中的一个或更多个：由编程的单元所引起的干扰的量；编程的单元的电压偏移；由编程的单元存储的电压；通过编程的单元的电流改变的量；和通过编程的单元的电流的量。
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公开(公告)号：CN109215694A
公开(公告)日：2019-01-15
申请号：CN201810558690.0
申请日：2018-06-01
Applicant: 英特尔公司
Inventor： C·李
CPC classification number: G11C16/3427 , G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/20 , G11C16/3459 , G11C5/148
Abstract: 描述了存储器设备的技术。存储器设备可以包括多个存储器单元和存储器控制器。存储器控制器可以在主体复位操作期间将第一电压电平施加到与多个存储器单元相关联的选定字线。存储器控制器可以在主体复位操作期间将第二电压电平施加到与多个存储器单元相关联的未选定字线。选定字线可以转变到稳定的负柱电位，使得与选定字线相关联的选定存储器单元具有减小的阈值电压不稳定性。
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公开(公告)号：CN108573722A
公开(公告)日：2018-09-25
申请号：CN201810170463.0
申请日：2018-02-28
Applicant: 三星电子株式会社
CPC classification number: G11C16/3431 , G06F11/1068 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/24 , G11C16/28 , G11C16/3427 , G11C29/021 , G11C29/028 , G11C29/42 , G11C29/52 , G11C2211/5642 , G11C7/1057 , G06F11/1048 , G11C7/106 , G11C7/22
Abstract: 一种操作包括存储单元阵列的非易失性存储器件的方法，其中所述存储单元阵列包括多个页，并且所述多个页中的每个页包括多个非易失性存储单元，使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及基于所述第一数量和第一参考值的比较结果，使用第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。所述第二偏移读取电压不同于所述第一偏移读取电压。
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Patent Agency Ranking
公开(公告)号：CN108028070A
公开(公告)日：2018-05-11
申请号：CN201680053936.8
申请日：2016-09-12
Applicant: 桑迪士克科技有限责任公司
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/12 , G11C16/24 , G11C16/3427 , G11C2211/5621 , H01L27/11524 , H01L27/11582
Abstract: 提供了编程存储器器件的技术。通过允许位线电压到达沟道，使用预充电阶段来将未选择的NAND串的沟道增压。为了最大化沟道预充电同时也最小化编程干扰，基于所选择的字线的位置控制漏极侧虚设字线电压。当所选择的字线与漏极侧虚设字线相对远或近时，漏极侧虚设字线电压可以分别相对高或低。当漏极侧虚设字线电压相对高时，位线电压可以容易地穿过并增压沟道。当漏极侧虚设字线电压相对低时，由于较小的沟道梯度和对应的降低量的热载流子，漏极侧数据字线的编程干扰降低。
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公开(公告)号：CN107958686A
公开(公告)日：2018-04-24
申请号：CN201710967206.5
申请日：2017-10-17
Applicant: 爱思开海力士有限公司
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/26 , G11C16/3427 , G11C16/08
Abstract: 本发明涉及一种存储器系统的设备及其操作方法，其中存储器系统的设备包括：存储块，每个存储块包括串，每个串具有闪存单元及其上的选择栅，其中在每个存储块中的具有相同索引号的串的每个的选择栅彼此连接，在每个存储块中，串被划分成组，每个组包括至少一个串，并且每个组具有其自身的读取计数管理。
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公开(公告)号：CN107393592A
公开(公告)日：2017-11-24
申请号：CN201611025104.3
申请日：2016-11-15
Applicant: 爱思开海力士有限公司
IPC: G11C16/34
CPC classification number: G11C16/20 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/30 , G11C16/3427 , G11C16/3459
Abstract: 提供了一种半导体存储器件及其操作方法。一种半导体存储器件包括：存储单元阵列，包括多个存储块；外围电路，用于对多个存储块之中的选中存储块执行编程操作；以及控制逻辑，用于控制外围电路来执行编程操作。控制逻辑在编程操作期间控制外围电路来执行验证操作，然后施加预漏极选择线电压给选中存储块和未选中存储块的漏极选择线。
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公开(公告)号：CN103971743B
公开(公告)日：2017-10-03
申请号：CN201310498509.9
申请日：2013-10-22
Applicant: 旺宏电子股份有限公司
CPC classification number: G11C16/3459 , G11C16/3427
Abstract: 本发明公开了一种反及闪存及其热载子生成和写入方法，存储器元件被叙述成包括一具有多个存储单元的三维阵列，此一阵列具有多层存储单元的阶层，阶层中的存储单元由多条字线和多条位线所存取。控制电路被耦接到这些字线和这些位线。控制电路是用于通过热载子生成辅助FN隧穿，写入位于阵列的一选取的阶层中并位于一选取的字线上的一选取的存储单元，同时通过自我升压(self‑boosting)，抑止位于未选取的阶层中和位于此一选取的阶层中并位于未选取的字线上的未选取的存储单元的干扰。
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公开(公告)号：CN103915117B
公开(公告)日：2017-10-03
申请号：CN201310468787.X
申请日：2013-10-09
Applicant: 旺宏电子股份有限公司
Inventor： 吕函庭
IPC: G11C16/06
CPC classification number: G11C16/0475 , G11C16/0466 , G11C16/0483 , G11C16/10 , G11C16/3427 , G11C2213/71 , H01L27/1157 , H01L27/11578
Abstract: 本发明公开了一种具有三维与非门阵列的快闪存储装置及其操作方法。操作三维p型通道与非门阵列的技术包括选择性编程、选择性(位)擦除以及区块擦除。选择性编程偏压安排包括进行带对带热电子注入以提高选择的存储单元的阈值电压。选择性擦除偏压安排包括进行负FN空穴隧穿以降低选择的存储单元的阈值电压。再者，区块擦除偏压安排诱发在选择的存储单元的区块中的负FN空穴隧穿。
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