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公开(公告)号：FR3140951B1
公开(公告)日：2025-03-07
申请号：FR2210586
申请日：2022-10-14
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS GRENOBLE 2 , ST MICROELECTRONICS DES & APPL
Inventor： VASSAL ROBIN , ANDRLE JIRI , CABAJ PETER , TROUILLEAU CYRILLE
Abstract: Selon un aspect, il est proposé un procédé de détection d’au moins un objet (OBJ) dans une zone de détection (DET), comprenant : - une émission d’un rayonnement optique par des moyens d’émission (ME) d’un capteur temps de vol (CTV), - une réception par des moyens de réception (MR) du capteur temps de vol (CTV) d’une quantité de photons de rayonnement optique réfléchi par ledit au moins un objet (OBJ), - une mesure par des moyens de mesure (MM) du capteur temps de vol (CTV) d’une quantité de photons (SIGN) et d’une distance (DIST) entre ledit capteur temps de vol (CTV) et ledit au moins un objet (OBJ), et - une analyse de la quantité de photons détectés (SIGN) et de la distance (DIST) associée de façon à déterminer la présence d’au moins un objet (OBJ) dans une zone de détection (DET) du capteur temps de vol (CTV). Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3132365B1
公开(公告)日：2024-12-06
申请号：FR2200857
申请日：2022-01-31
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： BENHAMMADI JAWAD
Abstract: Mémoire non volatile sécurisée La présente description concerne un procédé comprenant :- le chargement, à partir d’une mémoire non volatile (104) d’un circuit (102) vers un circuit de calcul (130), d’un premier paramètre de sécurité du circuit et d’un premier code correcteur d’erreur stocké en association avec le premier paramètre de sécurité ;- la vérification, par le circuit de calcul (130), du premier paramètre de sécurité et du premier code correcteur d’erreur afin de déterminer si un ou plusieurs des bits du paramètre de sécurité sont erronés ; et- s’il est déterminé que deux bits du paramètre de sécurité sont erronés, le chargement d’une valeur par défaut du premier paramètre dans un registre (132). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3123744A1
公开(公告)日：2022-12-09
申请号：FR2105905
申请日：2021-06-04
Inventor： GOBIN PIERRE , RIBEIRO DE FREITAS JEREMY
IPC: G06F7/38 , G06F7/483 , G06F17/10 , G06F115/10
Abstract: Processeur de traitement de signal, comprenant un étage de traitement (ET_float) pour recevoir des coordonnées cartésiennes (ABS, ORD) d’un vecteur dans un format en virgule flottante et pour délivrer des coordonnées polaires (MOD, ANG) du vecteur dans un format en virgule flottante. L’étage de traitement comporte au moins un premier circuit électronique (C1) configuré pour mettre en œuvre de façon itérative au rythme d’un signal d’horloge (CLK) un algorithme de CORDIC dans le format en virgule flottante. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3123743A1
公开(公告)日：2022-12-09
申请号：FR2105795
申请日：2021-06-02
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE , JOURNET FABIEN
Abstract: Après une première phase de multiplication au sein d’un circuit électronique de multiplication (CRT), d’un premier opérande (Ai) par un deuxième opérande (Bi) conduisant à une délivrance successive de mots de résultats de poids faibles de cette première multiplication, on procède au sein dudit circuit (CRT), au cours d’une deuxième phase, à une deuxième multiplication, dite fausse multiplication, du premier opérande par un opérande supplémentaire (OPSi) générant une consommation de courant sensiblement équivalente à celle de la première phase et permettant la délivrance des mots de résultats de poids forts de la multiplication effectuée dans la première phase. Les opérandes supplémentaires ne sont pas tous identiques. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3120741A1
公开(公告)日：2022-09-16
申请号：FR2102275
申请日：2021-03-09
Inventor： MOENECLAEY NICOLAS , FOULON SAMUEL
IPC: H01L31/0352
Abstract: Le dispositif photosensible comporte une région semiconductrice de circuit périphérique (PRPH), une région semiconductrice de circuit photosensible (PHOT) comportant au moins un groupe d’au moins deux éléments photosensibles (PD1, PD2) configurés pour générer un signal photoélectrique sur un nœud dit critique (NC1, NC2). Le dispositif comporte en outre un circuit intégrateur par groupe d’éléments photosensibles, comportant chacun :- un étage différentiel (EDif1, EDif2) pour chaque élément photosensible du groupe (PD1, PD2), dans la région semiconductrice de circuit photosensible (PHOT), - un étage d’amplification (EAmp), dans la région semiconductrice de circuit périphérique (PRPH), et - une boucle de rétroaction pour chaque élément photosensible (PD1, PD2) du groupe, comprenant un élément capacitif (Cfb1, Cfb2) dans la région semiconductrice de circuit photosensible (PHOT) connecté entre le nœud de sortie de l’étage d’amplification (EAmp) et le nœud critique respectif (NC1). Figure pour l’abrégé : Fig 1
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Patent Agency Ranking
公开(公告)号：FR3116335A1
公开(公告)日：2022-05-20
申请号：FR2011671
申请日：2020-11-13
Inventor： GENS MARC , JACQUET DAVID , POUSSET FABIEN , EL HADDAD ELIAS
Abstract: Le système comprenant un module esclave et un module maître. Le module maître comprend un module de contrôle maître (CONTRM). Le module esclave comprend un module de détermination (DETER). Le module de détermination (DETER) est configuré pour déterminer une valeur d’une grandeur physique du module esclave. Le module de détermination (DETER) est configuré pour recevoir, du module de contrôle maître (CONTRM), une commande de début de comptage et une commande de fin de comptage. Le module de détermination (DETER) est configuré pour déterminer un nombre d’oscillations, entre la réception de la commande de début de comptage et la réception de la commande de fin de comptage, d’un signal oscillant dont une fréquence dépend de la valeur de la grandeur physique. Figure pour l’abrégé : Fig. 1
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公开(公告)号：FR3106909B1
公开(公告)日：2022-02-18
申请号：FR2000994
申请日：2020-01-31
Inventor： PELISSIER GILLES , ANQUET NICOLAS , LE-GOASCOZ DELPHINE
Abstract: L’invention concerne un circuit intégré comprenant un environnement matériel sécurisé (EMS) dans lequel est enregistré une clé matérielle unique (HUK), ledit environnement matériel sécurisé (EMS) comprenant un premier circuit logique (GEN1) configuré pour générer une clé dérivée unique (HIK) à partir de ladite clé matérielle unique (HUK) et d’au moins une information (INF) relative à un contexte d’exécution et/ou à un usage d’une clé secrète, et dans lequel l’environnement matériel sécurisé (EMS) comprend en outre un premier dispositif de chiffrement (CH1) configuré pour réaliser une opération de chiffrement symétrique de ladite clé secrète (SK) en utilisant ladite clé dérivée unique (HIK) et délivrer une clé secrète chiffrée (E_SK) résultant de cette opération en dehors de l’environnement matériel sécurisé. Figure pour l’abrégé : Figure 2
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8.发明专利
公开(公告)号：FR3110718A1
公开(公告)日：2021-11-26
申请号：FR2005283
申请日：2020-05-20
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： JOUANNEAU THOMAS
Abstract: Le circuit intégré (CI) comporte un premier nœud (N1) destiné à être polarisé à une première tension (V1), un deuxième nœud (N2) destiné à être polarisé à une deuxième tension (V2) et présentant un couplage capacitif non-négligeable (Cp) avec le premier nœud (N1). Un dispositif de gestion d’alimentation (PWM) comprend un élévateur de tension (ELV) configuré pour élever une tension d’alimentation (ALM) et comprenant des étages élévateurs (STG1-STG5) configurés pour générer des tensions intermédiaires (V3, V4) sur des nœuds intermédiaires (N3, N4). Un circuit de détection de compatibilité (CMPTB) est configuré pour détecter une compatibilité entre la deuxième tension (V2) et l’une des tensions intermédiaires (V3, V4), et, si la deuxième tension (V2) est compatible avec une tension intermédiaire (V3), pour coupler (SW3) ledit au moins un deuxième nœud (N2) sur le nœud intermédiaire (N3) compatible. Figure de l’abrégé : figure 1
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9.发明专利
公开(公告)号：FR3101728B1
公开(公告)日：2021-10-22
申请号：FR1911129
申请日：2019-10-08
Inventor： AUCHERE DAVID , LAPORTE CLAIRE , COGONI DEBORAH , SCHWARTZ LAURENT
Abstract: Dispositif électronique et procédé de fabrication, comprenant : un substrat de support (2), une puce électronique (6) au-dessus du substrat de support, au moins un composant électronique (18) au-dessus du substrat de support, un bloc d’encapsulation au-dessus de la face avant du substrat de support, dans lequel la puce est noyée, dans lesquels le bloc d’encapsulation présente un évidement traversant de positionnement et de confinement (15), dans lequel se situe le composant électronique, ou un empilement de composants électroniques, et des points ou blocs de soudure (20) du composant électronique. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3107796A1
公开(公告)日：2021-09-03
申请号：FR2001936
申请日：2020-02-27
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： RIVOIRARD FRÉDÉRIC , GAUTHIER FELIX
Abstract: Dispositif électronique intégré comprenant un module mélangeur (MXi) comportant un étage transconducteur tension/courant (ETT) comportant des premiers transistors (N5, N6) et connecté à un étage de mélange (ETM) comportant des deuxièmes transistors (N1-N4), dans lequel l’étage de mélange (ETM) comporte un circuit résistif de dégénérescence (R1-R4) connecté sur les sources des deuxièmes transistors et une entrée d’étalonnage (ECi) connectée aux grilles des deuxièmes transistors et destinée à recevoir une tension d’étalonnage ajustable (VGM), et les sources des premiers transistors (N5, N6) sont directement connectées à un point froid d’alimentation (GND). Figure pour l’abrégé : Fig 3
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