公开(公告)号：KR101812593B1

公开(公告)日：2017-12-28

申请号：KR1020110134462

申请日：2011-12-14

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  김진석 ,  남갑진 ,  민지영 ,  정은애

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28185 ,  H01L21/3115 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/517 ,  H01L29/66545

Abstract: 반도체장치의제조방법이제공된다. 기판상에게이트절연막패턴을형성한다. 상기게이트절연막패턴상에불순물이도핑된희생층을형성한다. 상기희생층에도핑된불순물이상기게이트절연막패턴내로확산되도록어닐링공정을수행한다. 상기희생층을제거한다. 상기게이트절연막패턴상에게이트전극을형성한다. 상기반도체장치는우수한전기적특성을갖는다.

Abstract translation: 提供了一种制造半导体器件的方法。 由此在衬底上形成栅极绝缘膜图案。 在栅绝缘膜图案上形成掺杂有杂质的牺牲层。 执行退火处理以扩散到牺牲层中的掺杂移相器栅极绝缘膜图案中。 牺牲层被移除。 栅极电极形成在栅极绝缘膜图案上。 该半导体器件具有优异的电特性。

公开(公告)号：KR1020080103489A

公开(公告)日：2008-11-27

申请号：KR1020080102562

申请日：2008-10-20

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  김기선 ,  김영선 ,  노진태

IPC: H01L21/8242 ,  H01L27/108

Abstract: A semiconductor device is provided to obtain the good contact hole etch profile by preventing the thermal degradation of the dielectric layer. A semiconductor device comprises the bottom electrode of capacitor; the dielectric layer(50) formed on the surface of the bottom electrode; the upper electrode(60) of the capacitor including doped poly Si1-xGex layer in which the range of x is 0.1

Abstract translation: 提供半导体器件以通过防止介电层的热降解来获得良好的接触孔蚀刻轮廓。 一种半导体器件包括电容器的底部电极; 所述电介质层（50）形成在所述底部电极的表面上; 电容器的上电极（60）包括掺杂的多晶Si1-xGex层，其中x的范围为0.1 <= x <= 0.7; 在掺杂的多晶Si1-xGex层上形成的层间绝缘层（75），同时直接接触; 所述接触孔暴露掺杂的多晶Si1-xGex层的一部分; 形成在层间电介质层上的布线层。 电容器的上电极形成在电介质层上。 接触孔穿过层间介质层。

公开(公告)号：KR1020080093624A

公开(公告)日：2008-10-22

申请号：KR1020070037583

申请日：2007-04-17

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  강상열 ,  임기빈 ,  최훈상 ,  정은애

IPC: H01L21/31 ,  H01L27/108

CPC classification number: H01L21/022 ,  H01L21/02178 ,  H01L21/02192 ,  H01L21/02194 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/10852 ,  H01L28/56 ,  H01L29/511

Abstract: A multiple dielectric film for a semiconductor device and a method for manufacturing the same are provided to prevent oxidization of a lower electrode during a formation of a capacitor of the semiconductor device, thereby reducing the leakage current of the semiconductor device by using the multiple dielectric film as a dielectric film of the semiconductor device. A multiple dielectric film(130) for a semiconductor device includes at least two staked dielectric layers. Each of the dielectric layers is made of a composite layer(110) composed of a zirconium-hafnium oxide or a metal oxide layer(120) composed of an amorphous metal oxide. Adjacent dielectric layers are made by different materials. The dielectric layers are three stacked layers. The three stacked layers have a first dielectric layer composed of the composite layer, a second dielectric layer composed of the metal oxide layer, and a third dielectric layer composed of the composite layer. The metal oxide layer is composed of Al2O3, La2O3, Y2O3, LaAlO3, or YAlO3.

Abstract translation: 提供一种用于半导体器件的多电介质膜及其制造方法，用于在半导体器件的电容器形成期间防止下电极的氧化，从而通过使用多个电介质膜来减少半导体器件的漏电流 作为半导体器件的电介质膜。 用于半导体器件的多重电介质膜（130）包括至少两个固定的电介质层。 每个电介质层由由氧化锆锆或由非晶态金属氧化物构成的金属氧化物层（120）构成的复合层（110）制成。 相邻的电介质层由不同的材料制成。 电介质层是三层叠层。 三层叠层具有由复合层构成的第一电介质层，由金属氧化物层构成的第二电介质层和由复合层构成的第三电介质层。 金属氧化物层由Al2O3，La2O3，Y2O3，LaAlO3或YAlO3组成。

公开(公告)号：KR1020080079491A

公开(公告)日：2008-09-01

申请号：KR1020070019744

申请日：2007-02-27

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  이종철 ,  오규환 ,  윤경렬 ,  임기빈 ,  여재현 ,  최훈상 ,  강상열

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L28/40 ,  H01L27/10855 ,  H01L28/91

Abstract: A method for fabricating a capacitor having a high-k dielectric and a capacitor manufactured by the method are provided to improve the electrical characteristic of a cell capacitor by forming a titanium nitride layer on a first dielectric. A lower electrode(120a) is formed on a semiconductor substrate(100). A first dielectric(134) having a metal oxide layer is formed on the lower electrode. A titanium nitride layer is deposited on the first dielectric to form a second dielectric(136) on an upper surface of the first dielectric, and also an upper electrode is formed on the second dielectric. The titanium nitride layer contains excessive titanium than nitride. In case the titanium nitride layer is TixN1-x(0

Abstract translation: 提供一种制造具有高k电介质的电容器和通过该方法制造的电容器的方法，以通过在第一电介质上形成氮化钛层来改善电池电容器的电特性。 在半导体衬底（100）上形成下电极（120a）。 具有金属氧化物层的第一电介质（134）形成在下电极上。 氮化钛层沉积在第一电介质上以在第一电介质的上表面上形成第二电介质（136），并且在第二电介质上形成上电极。 氮化钛层含有比氮化物更多的钛。 在氮化钛层为TixN1-x（0

公开(公告)号：KR1020070056565A

公开(公告)日：2007-06-04

申请号：KR1020050115430

申请日：2005-11-30

Applicant: 삼성전자주식회사

Inventor： 임기빈 ,  이종철 ,  윤경렬 ,  여재현 ,  정은애 ,  김영선

IPC: H01L21/8242

Abstract: A method for manufacturing a semiconductor capacitor is provided to prevent the generation of short between adjacent lower electrodes by forming a spacer containing a metallic oxide at both upper sidewalls of each lower electrode. A mold layer with opening portions is formed on a semiconductor substrate(30). A lower electrode thin film is formed along an upper surface of the resultant structure. A sacrificial layer is formed thereon. A polishing process is performed on the resultant structure until the mold layer is exposed to the outside. An upper portion of the exposed mold layer is removed from the resultant structure to expose an upper sidewall of the lower electrode thin film. A thin film having a relatively high etch selectivity compared to the mold layer and sacrificial layer is formed. A spacer(72) is formed at both upper sidewalls of the lower electrode thin film by performing an etch back process on the resultant structure.

Abstract translation: 提供一种制造半导体电容器的方法，以通过在每个下电极的两个上侧壁处形成包含金属氧化物的间隔来防止在相邻的下电极之间产生短路。 在半导体衬底（30）上形成具有开口部分的模制层。 沿所得结构的上表面形成下电极薄膜。 在其上形成牺牲层。 对所得到的结构进行抛光处理，直到模具层暴露于外部。 暴露的模制层的上部从所得结构中去除以暴露下部电极薄膜的上侧壁。 形成与模具层和牺牲层相比具有相对高的蚀刻选择性的薄膜。 通过对所得结构执行回蚀处理，在下电极薄膜的两个上侧壁处形成间隔物（72）。

公开(公告)号：KR100712502B1

公开(公告)日：2007-05-02

申请号：KR1020040099058

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최재형 ,  정정희 ,  김영선 ,  유차영

IPC: H01L27/04

CPC classification number: H01L21/7687 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/75

Abstract: 하부 전극을 형성하기 위한 습식 식각 공정시, 하부 전극의 하단에 위치하는 막들의 유실을 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 제 1 도전막, 상기 제 1 도전막 상부에 형성되는 케미컬 베리어층 및 상기 케미컬 베리어층 상부에 형성되는 제 2 도전막으로 구성되는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함한다. 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 서로 다른 물질이며, 상기 제 1 및 제 2 도전막의 두께보다 얇은 두께를 갖는다.
케미컬 베리어층, 하부 전극, TiN, MIM

公开(公告)号：KR100688499B1

公开(公告)日：2007-03-02

申请号：KR1020040067433

申请日：2004-08-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  김영선 ,  박영근 ,  남갑진 ,  김성태 ,  오세훈 ,  정은애 ,  최한메 ,  이승환 ,  최정식

IPC: H01L27/04

CPC classification number: H01L29/92 ,  H01L27/10852 ,  H01L28/40

Abstract: 유전막의 결정화로 인한 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 유전막은 그 내부에 상기 유전막과 상이한 물질로 된 결정화 방지막을 포함한다.
결정화 방지막, ALD, 하프늄 산화막, 알루미늄 산화막, 티타늄 질화막, 누설 전류

公开(公告)号：KR100644410B1

公开(公告)日：2006-11-10

申请号：KR1020050071636

申请日：2005-08-05

Applicant: 삼성전자주식회사

Inventor： 윤경렬 ,  박영근 ,  임기빈 ,  여재현 ,  정은애 ,  김영선

IPC: H01L21/31 ,  H01L21/336 ,  H01L27/108 ,  H01L21/8242

Abstract: A method for forming a metal oxide layer and a method for manufacturing a semiconductor capacitor using the same are provided to obtain excellent electrical properties from the metal oxide layer and to secure a thin equivalent oxide thickness by performing a post-treatment under a low temperature after forming a zirconium oxide thin film. A thin film(20) containing zirconium oxide is formed on a semiconductor substrate(10). A post-treatment is performed on the thin film in a predetermined temperature range of 10 to 150 ‹C to control properly the compositional rate of zirconium and oxide and remove carbon from the thin film. The thin film is formed by using an ALD(Atomic Layer Deposition).

Abstract translation: 提供一种用于形成金属氧化物层的方法和使用该方法制造半导体电容器的方法，以从金属氧化物层获得优异的电学性质，并且通过在低温下进行后处理以确保薄的等效氧化物厚度 形成氧化锆薄膜。 在半导体衬底（10）上形成含有氧化锆的薄膜（20）。 在10至150℃的预定温度范围内对薄膜进行后处理以适当地控制锆和氧化物的组成比并从薄膜去除碳。 通过使用ALD（原子层沉积）形成薄膜。

公开(公告)号：KR100360413B1

公开(公告)日：2002-11-13

申请号：KR1020000078547

申请日：2000-12-19

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  이윤정 ,  박순연 ,  유차영 ,  황두섭 ,  정은애 ,  김완돈

IPC: H01L21/324

Abstract: 2 단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 유전체막을 형성한다. 상기 유전체막 위에 귀금속으로 이루어지는 상부 전극을 형성한다. 산소를 포함하는 제1 분위기 하에서, 200 ∼ 600℃의 범위 내에서 선택되며 상기 상부 전극의 산화 온도보다 낮은 제1 온도로 상기 상부 전극이 형성된 결과물을 제1 열처리한다. 산소를 포함하지 않는 제2 분위기 하에서, 300 ∼ 900℃의 범위 내에서 선택되며 상기 제1 온도보다 높은 제2 온도로 상기 제1 열처리된 결과물을 제2 열처리한다.

公开(公告)号：KR1020140119524A

公开(公告)日：2014-10-10

申请号：KR1020130035314

申请日：2013-04-01

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  남갑진 ,  김진석 ,  민지영 ,  정은애

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L29/7827 ,  H01L29/66621

Abstract: Provided are a semiconductor device and an electronic apparatus adopting the same. The semiconductor device includes a first source/drain region and a second source/drain region arranged in an active region of a semiconductor substrate. A gate structure crossing the active region is arranged. The gate structure is arranged between the first and second source/drain regions. The gate structure includes a first part and a second part on the first part. The gate structure includes a gate electrode arranged on a level lower than the upper side of the active region, an insulation capping pattern formed on the gate electrode, a gate dielectric located between the gate electrode and the active region, and an empty space located between the active region and the second part of the gate electrode.

Abstract translation: 提供一种半导体器件和采用该半导体器件的电子设备。 半导体器件包括布置在半导体衬底的有源区中的第一源极/漏极区域和第二源极/漏极区域。 配置与有源区交叉的栅极结构。 栅极结构布置在第一和第二源/漏区之间。 门结构包括第一部分上的第一部分和第二部分。 栅极结构包括布置在低于有源区的上侧的栅极电极，形成在栅电极上的绝缘覆盖图案，位于栅电极和有源区之间的栅极电介质，以及位于 有源区和栅电极的第二部分。