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公开(公告)号：KR1020070006963A
公开(公告)日：2007-01-12
申请号：KR1020050061140
申请日：2005-07-07
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: C12P19/04 , C12N9/1074 , C12N9/2411 , C12P19/14 , C12Y204/01019 , C12Y302/01001 , C12Y302/01002 , C12Y302/01003
Abstract: A method for preparing maltooligosaccharide is provided to be able to easily and conveniently obtain linear maltohexaose, maltoheptaose, and maltooctaose with high purity at relatively low cost by using cyclodextrin ring opening reaction of amylase. To prepare an aliphatic maltooligosaccharide having a glucose molecule number of 6-9, amylase isolated from Pyrococcus furiosus is added to a substrate solution including cyclodextrin such as alpha-cyclodextrin, beta-cyclodextrin and gamma-cyclodextrin, and is reacted under pH of 4.0-6.0 at a temperature of 65-95 deg.C. In the method, the substrate solution is prepared by reacting a soluble starch with cyclodextrin glucanotransferase.
Abstract translation: 提供了一种制备麦芽低聚糖的方法，通过使用淀粉酶的环糊精开环反应，能够以相对较低的成本容易且方便地获得高纯度的线性麦芽六糖，麦芽七糖和恶臭糖。 为了制备葡萄糖分子数为6-9的脂肪族麦芽低聚糖，将从激烈热球菌分离的淀粉酶加入到包含环糊精如α-环糊精，β-环糊精和γ-环糊精的底物溶液中，并在4.0- 6.0，温度65-95℃。 在该方法中，通过使可溶性淀粉与环糊精葡聚糖转移酶反应来制备底物溶液。
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公开(公告)号：KR100663976B1
公开(公告)日：2007-01-02
申请号：KR1020050009845
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND-
公开(公告)号：KR100663974B1
公开(公告)日：2007-01-02
申请号：KR1020050009844
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치-
公开(公告)号：KR100889361B1
公开(公告)日：2009-03-18
申请号：KR1020060100947
申请日：2006-10-17
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/792 , H01L29/66833 , H01L29/7926
Abstract: 전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬-
公开(公告)号：KR100663977B1
公开(公告)日：2007-01-02
申请号：KR1020050009846
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115 , H01L21/314
Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NOR-
Patent Agency Ranking
公开(公告)号：KR1020060089261A
公开(公告)日：2006-08-09
申请号：KR1020050009845
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66833 , H01L21/265 , H01L21/28282 , H01L21/823892 , H01L29/792
Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NAND-
公开(公告)号：KR1020060089260A
公开(公告)日：2006-08-09
申请号：KR1020050009844
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/823892 , H01L21/041 , H01L21/2652
Abstract: 본 발명은 액티브 영역에 다층의 도핑층을 갖는 소노스(SONOS) 형태의 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 다중 유전층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치-
公开(公告)号：KR100735819B1
公开(公告)日：2007-07-06
申请号：KR1020050061140
申请日：2005-07-07
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명은 파이로코커스 퓨리오서스에서 분리된 신규 내열성 아밀레이즈(
Pyrococcus
furiosus thermostable amylase)를 이용한 고순도의 사슬형 말토올리고당의 제조방법에 관한 것으로, 본 발명의 파이로코커스 퓨리오서스에서 분리된 신규 내열성 아밀레이즈는 사이클로덱스트린의 환 구조를 개열하는 반응이 매우 빠르므로 이를 이용하여 사이클로덱스트린을 포함하는 기질로부터, 글루코오스 분자수가 6 내지 9개인 사슬형 말토올리고당을 효과적으로 제조할 수 있다.
파이로코커스 퓨리오서스, 내열성 아밀레이즈, 말토올리고당-
9.发明授权경사진 측벽을 갖는 활성 필라를 구비하는 비휘발성 메모리트랜지스터, 이를 구비하는 비휘발성 메모리 어레이 및상기 비휘발성 메모리 트랜지스터의 제조방법 有权非易失性存储器晶体管，包括具有斜面的活动支柱，具有晶体管的非易失性存储器阵列，以及制造晶体管的方法
公开(公告)号：KR100855992B1
公开(公告)日：2008-09-02
申请号：KR1020070032517
申请日：2007-04-02
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H01L27/115
CPC classification number: H01L21/28282 , H01L21/28132 , H01L27/115 , H01L27/11568 , H01L29/1037 , H01L29/42332 , H01L29/42348 , H01L29/66787 , H01L29/7887 , H01L29/7923 , H01L29/7926 , H01L27/2463
Abstract: A non-volatile memory transistor including an active pillar having a sloped sidewall, a non-volatile memory array having the same, and a method for fabricating the same are provided to reduce power consumption by improving program efficiency. An active pillar(P) is protruded from a semiconductor substrate(10). The active pillar includes a sloped sidewall formed continuously from a surface of the semiconductor substrate. A gate electrode is formed to surround the sloped sidewall of the active pillar. An electric charge storage layer(23) is inserted between the active pillar and the gate electrode. A drain region(10d) is formed in an inside of an upper region of the active pillar. A source region(10s) is formed in the inside of the semiconductor substrate adjacent to a lower region of the active pillar.
Abstract translation: 提供了包括具有倾斜侧壁的有源支柱，具有其的非易失性存储器阵列及其制造方法的非易失性存储器晶体管，以通过提高程序效率来降低功耗。 活性柱（P）从半导体衬底（10）突出。 活性柱包括从半导体衬底的表面连续形成的倾斜侧壁。 栅电极形成为围绕有源支柱的倾斜侧壁。 电荷存储层（23）插入有源柱和栅电极之间。 漏极区域（10d）形成在有源支柱的上部区域的内部。 源极区域（10s）形成在与活性柱的下部区域相邻的半导体衬底的内部。
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公开(公告)号：KR1020080034685A
公开(公告)日：2008-04-22
申请号：KR1020060100947
申请日：2006-10-17
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/792 , H01L29/66833 , H01L29/7926 , H01L21/28282 , H01L21/31144
Abstract: An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.
Abstract translation: 提供NVM（非易失性存储器）器件以通过使通过电荷陷阱层的底表面的电子的注入方向具有电子的传输方向来提高电子注入效率。 半导体衬底（104）包括底部（104c）和从底部垂直突出的垂直部分。 垂直部分包括第一和第二垂直部分（104a，104b）。 相对于边界步骤，第一垂直部分位于半导体衬底的上部。 第二垂直部分位于第一垂直部分下方，宽度大于第一垂直部分并且突出到第一垂直部分的外侧。 电荷捕获层（134）位于第一垂直部分的外侧和边界台阶上。 控制栅电极（150）位于第二垂直部分和电荷陷阱层的底部和外部。 第一绝缘层（124）可以插入在半导体衬底和电荷陷阱层之间。 可以在半导体衬底和控制栅电极之间插入第二绝缘层（144）。
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