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公开(公告)号：KR100358172B1
公开(公告)日：2003-01-24
申请号：KR1019980048835
申请日：1998-11-14
Applicant: 한국전자통신연구원
IPC: H01L21/18
Abstract: PURPOSE: A method for forming ohmic contacts of a chemical semiconductor device is provided to acquire a linear current-voltage characteristic, low resistance and thermal stability from the ohmic contacts. CONSTITUTION: In processes for manufacturing chemical semiconductor devices, a III-Vgroup chemical semiconductor layer is prepared. Next, for ohmic contacts, a 1st palladium layer(5), a germanium layer(6), a 1st gold layer(7), a 2nd palladium layer(5) and a 2nd gold layer(7) are sequentially formed on the III-V group chemical semiconductor layer. Next, a metal heat treatment is performed. Thereby, the ohmic contacts has a linear current-voltage characteristic, low resistance and thermal stability.
Abstract translation: 目的：提供一种用于形成化学半导体器件的欧姆接触的方法，以从欧姆接触获得线性电流 - 电压特性，低电阻和热稳定性。 构成：在制造化学半导体器件的工艺中，准备III-V族化学半导体层。 接下来，在欧姆接触上，在III中依次形成第一钯层（5），锗层（6），第一金层（7），第二钯层（5）和第二金层（7） -V族化学半导体层。 接下来，进行金属热处理。 由此，欧姆接触具有线性电流 - 电压特性，低电阻和热稳定性。
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公开(公告)号：KR1019960019602A
公开(公告)日：1996-06-17
申请号：KR1019940029931
申请日：1994-11-15
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 본 발명에 의하면, 서로 상이한 제1의 소정의 온도(T1)와 제2의 소정의 온도(T2) (T1＞T2)에서 절연막을 기판의 표면에 이중으로 차례로 증착시킨 뒤 감광막으로 게이트 부위만을 개방하는 패터닝으로 수행하여 건식식각하게 되면, 상부의 제2절연막이 하부의 제1절연막보다 식각율이 높은 이유로 제1절연막까지 식각하여 게이트 부위의 기판이 노출될 시점에는 제2절연막이 측면으로 과잉식각되어 감광막과 하부의 제1절연막 사이에 공간을 형성하게 된다.
다음에, 감광막을 제거하고 스퍼터링 방식으로 내열성 게이트 금속을 증착한 뒤 제2절연막 상부의 금속으로부터 게이트 부위의 금속을 분리하기 위해 조절된 건식식각을 수행한 후 불산에서 질화막을 녹이는 리프트-오프를 수행하면 제2절연막의 측면 식각 공간과 제1절연막의 게이트 부위에 노출된 기판 표면에 증착된 게이트 금속이 T자 형상으로 잔류하게 된다. 이 T-게이트를 N
+ 이온주입시 마스크로서 사용하여 자기 정렬된 N
+ 층을 형성하면 게이트와 오옴 전극 사이의 간격을 줄일 수 있어 소자의 소오스 저항을 줄이고 고집적화에 기여할 수 있다.-
公开(公告)号：KR100725261B1
公开(公告)日：2007-06-07
申请号：KR1020050119005
申请日：2005-12-07
Applicant: 한국전자통신연구원
Abstract: A method of manufacturing a nano material is provided to increase reliability of specimen analysis through a transmission electronic microscope and precisely defining a three-dimensional structure of the nano material. A method of manufacturing a nano material includes the steps of mixing a specimen material(205) with a coupling agent(206) such as adhesive, curing, and other materials, inserting the specimen mixture(210), in which the specimen material mixed with the coupling agent, into a tune(211), heating the tube, in which the specimen material is contained, to cure the specimen mixture, cutting the cured specimen material in the tube by appropriate sizes, and flattening the specimen mixture in the cut tube. The tube is heated to 120 to 150 degrees of centigrade for ten minutes.
Abstract translation: 提供制造纳米材料的方法，以通过透射电子显微镜提高样本分析的可靠性并精确地定义纳米材料的三维结构。 制造纳米材料的方法包括以下步骤：将样本材料（205）与诸如粘合剂，固化和其他材料的偶联剂（206）混合;将样本混合物（210）插入样本混合物（210） （211）中，加热其中包含样本材料的管，以固化样本混合物，将管中固化的样本材料切割成合适的尺寸，并且将切割管中的样本混合物变平 。 将管加热至120至150摄氏度十分钟。
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公开(公告)号：KR100651626B1
公开(公告)日：2006-12-01
申请号：KR1020050105262
申请日：2005-11-04
Applicant: 한국전자통신연구원
IPC: H01L23/48 , H01L23/492
Abstract: A method for fabricating a bump of a semiconductor device is provided to prevent a seed metal layer from being corroded by a developing solution so that the sheer strength of a bump is prevented from being decreased, by forming a diffusion blocking layer and a seed metal layer after an exposure and development process is performed. A metal pad is formed in at least a predetermined region on a substrate(S302). A passivation layer is formed on the substrate, exposing at least a partial region of the metal pad(S303). A photoresist layer is formed on the metal pad and the passivation layer(S304). A diffusion blocking layer is formed on the metal pad and the photoresist layer(S306). A seed metal layer is formed on the diffusion blocking layer(S307). A bump is formed on the seed metal layer(S308). The photoresist layer formed under the seed metal layer is eliminated(S310). The diffusion blocking layer remaining on the sidewall of the bump is removed(S311).
Abstract translation: 提供一种用于制造半导体器件的凸块的方法，以防止种子金属层被显影溶液腐蚀，从而通过形成扩散阻挡层和种子金属层来防止凸块的剪切强度降低 在曝光和开发过程之后进行。 在衬底上的至少预定区域中形成金属焊盘（S302）。 钝化层形成在衬底上，暴露金属焊盘的至少一部分区域（S303）。 在金属焊盘和钝化层上形成光致抗蚀剂层（S304）。 在金属焊盘和光致抗蚀剂层上形成扩散阻挡层（S306）。 种子金属层形成在扩散阻挡层上（S307）。 在种子金属层上形成凸块（S308）。 在种子金属层下形成的光致抗蚀剂层被去除（S310）。 保留在凸块侧壁上的扩散阻挡层被去除（S311）。
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公开(公告)号：KR1020000032392A
公开(公告)日：2000-06-15
申请号：KR1019980048835
申请日：1998-11-14
Applicant: 한국전자통신연구원
IPC: H01L21/18
Abstract: PURPOSE: A method for forming ohmic contacts of a chemical semiconductor device is provided to acquire a linear current-voltage characteristic, low resistance and thermal stability from the ohmic contacts. CONSTITUTION: In processes for manufacturing chemical semiconductor devices, a III-Vgroup chemical semiconductor layer is prepared. Next, for ohmic contacts, a 1st palladium layer(5), a germanium layer(6), a 1st gold layer(7), a 2nd palladium layer(5) and a 2nd gold layer(7) are sequentially formed on the III-V group chemical semiconductor layer. Next, a metal heat treatment is performed. Thereby, the ohmic contacts has a linear current-voltage characteristic, low resistance and thermal stability.
Abstract translation: 目的：提供一种用于形成化学半导体器件的欧姆接触的方法，以获得来自欧姆触点的线性电流 - 电压特性，低电阻和热稳定性。 构成：在制造化学半导体器件的工艺中，制备III-V族化学半导体层。 接下来，对于欧姆接触，在III上依次形成第一钯层（5），锗层（6），第一金层（7），第二钯层（5）和第二金层（7） -V组化学半导体层。 接下来，进行金属热处理。 因此，欧姆接触具有线性电流 - 电压特性，低电阻和热稳定性。
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Patent Agency Ranking
公开(公告)号：KR100606288B1
公开(公告)日：2006-07-31
申请号：KR1020040099118
申请日：2004-11-30
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336 , H01L21/28
Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지-
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公开(公告)号：KR1020060060202A
公开(公告)日：2006-06-05
申请号：KR1020040099118
申请日：2004-11-30
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7802 , H01L21/02068 , H01L21/2253 , H01L21/67075 , H01L29/66719 , H01L29/66818
Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지-
公开(公告)号：KR1020060043957A
公开(公告)日：2006-05-16
申请号：KR1020040091710
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/60
Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층-
公开(公告)号：KR100578763B1
公开(公告)日：2006-05-12
申请号：KR1020040081397
申请日：2004-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L21/28587
Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피
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