公开(公告)号：WO2010020546A4

公开(公告)日：2010-04-15

申请号：PCT/EP2009060297

申请日：2009-08-07

Applicant: IBM ,  IBM UK ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN

Inventor： NOWAK EDWARD ,  ANDERSON BRENT ALAN

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L29/78 ,  H01L21/28079 ,  H01L21/28105 ,  H01L21/28114 ,  H01L29/42348 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4958 ,  H01L29/4983 ,  H01L29/66477

Abstract: In view of the foregoing, disclosed herein are embodiments of an improved field effect transistor (FET) structure and a method of forming the structure. The FET structure embodiments each incorporate a unique gate structure. Specifically, this gate structure has a first section above a center portion of the FET channel region and second sections above the channel width edges (i.e., above the interfaces between the channel region and adjacent isolation regions). The first and second sections differ (i.e., they have different gate dielectric layers and/or different gate conductor layers) such that they have different effective work functions (i.e., a first and second effective work- function, respectively). The different effective work functions are selected to ensure that the threshold voltage at the channel width edges is elevated.

Abstract translation: 鉴于上述内容，本文公开了改进的场效应晶体管（FET）结构和形成该结构的方法的实施例。 FET结构实施例各自包含独特的栅极结构。 具体而言，该栅极结构具有在FET沟道区域的中心部分上方的第一部分和在沟道宽度边缘上方（即，在沟道区域和相邻隔离区域之间的界面上方）的第二部分。 第一和第二部分不同（即，它们具有不同的栅极介电层和/或不同的栅极导体层），使得它们具有不同的有效功函数（即，分别为第一和第二有效功函数）。 选择不同的有效功函数以确保沟道宽度边缘处的阈值电压升高。

公开(公告)号：DE112018000397B4

公开(公告)日：2022-11-03

申请号：DE112018000397

申请日：2018-02-06

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

IPC: H01L29/78 ,  H01L21/336

Abstract: Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite (113) der Finne (111) als an der Unterseite (112), der aufweist:ein Substrat (110);eine vertikale Finne (111) auf dem Substrat (110), wobei die vertikale Finne (111) eine Querschnittfläche am Fuß (112) der vertikalen Finne (111) aufweist, die größer als eine Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) ist, wobei die Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß (112) der vertikalen Finne (111) liegt; undeinen mittigen Gate-gesteuerten Bereich zwischen dem Fuß (112) und der Oberseite (113) der vertikalen Finne (111),wobei die vertikale Finne (111) zumindest eine Kerbe (210) in der Oberseite (113) der vertikalen Finne (111) aufweist, die die Querschnittfläche an der oberen Fläche (113) der vertikalen Finne (111) verringert.

公开(公告)号：GB2499314A

公开(公告)日：2013-08-14

申请号：GB201301434

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/78 ,  H01L29/66

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region 154 and source/drain (S/D) regions 156, formed on each end of the channel region 154, where an entire bottom surface of the channel region 154 contacts a top surface of a lower insulator 722 and bottom surfaces of the S/D regions 156 contact first portions of top surfaces of a lower silicon germanium (SiGe) layer 120; the FinFET structure also includes extrinsic S/D regions 456 that contact a top surface and both side surfaces of each of the S/D regions 156 and second portions of top surfaces of the lower SiGe layer 120; the FinFET structure further includes a replacement gate or gate stack 884 that contacts a conformal dielectric 882, formed over a top surface and both side surfaces of the channel region 154, that is disposed above the lower insulator 722 and not above the first and second portions of the lower SiGe layer 120, in which the gate stack 884 is electrically insulated from the extrinsic S/D regions by the conformal dielectric. Also disclosed is a similar FinFET were the SiGe layer 120 is replaced with an insulating material.

公开(公告)号：AT461526T

公开(公告)日：2010-04-15

申请号：AT04777137

申请日：2004-06-25

Applicant: IBM

Inventor： NOWAK EDWARD

IPC: H01L27/108 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/76 ,  H01L29/78 ,  H01L29/786 ,  H01L29/94 ,  H01L31/119

Abstract: The invention provides a method of manufacturing a fin-type field effect transistor (FinFET) that forms a unique FinFET that has a first fin with a central channel region and source and drain regions adjacent the channel region, a gate intersecting the first fin and covering the channel region, and a second fin having only a channel region.

公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：AT500610T

公开(公告)日：2011-03-15

申请号：AT03736783

申请日：2003-06-03

Applicant: IBM

Inventor： FRIED DAVID M ,  NOWAK EDWARD ,  RAINEY BETH ,  SADANA DEVENDRA

IPC: H01L21/336 ,  H01L27/088 ,  H01L21/265 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/786

Abstract: The present invention thus provides a device structure and method for forming fin Field Effect Transistors (FETs) that overcomes many of the disadvantages of the prior art. Specifically, the device structure and method provides the ability to form finFET devices from bulk semiconductor wafers while providing improved wafer to wafer device uniformity. Specifically, the method facilitates the formation of finFET devices from bulk semiconductor wafers with improved fin height control. Additionally, the method provides the ability to form finFETs from bulk semiconductor while providing isolation between fins and between the source and drain region of individual finFETs. Finally, the method can also provide for the optimization of fin width. The device structure and methods of the present invention thus provide the advantages of uniform finFET fabrication while using cost effect bulk wafers.

公开(公告)号：AU1510202A

公开(公告)日：2002-05-27

申请号：AU1510202

申请日：2001-11-13

Applicant: IBM

Inventor： HAKEY MARK ,  HOLMES STEVEN ,  HORAK DAVID ,  NOWAK EDWARD

IPC: H01L21/265 ,  H01L21/28 ,  H01L21/336 ,  H01L29/10 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: An FET has a T-shaped gate. The FET has a halo diffusion self-aligned to the bottom portion of the T and an extension diffusion self aligned to the top portion. The halo is thereby separated from the extension implant, and this provides significant advantages. The top and bottom portions of the T-shaped gate can be formed of layers of two different materials, such as germanium and silicon. The two layers are patterned together. Then exposed edges of the bottom layer are selectively chemically reacted and the reaction products are etched away to provide the notch. In another embodiment, the gate is formed of a single gate conductor. A metal is conformally deposited along sidewalls, recess etched to expose a top portion of the sidewalls, and heated to form silicide along bottom portions. The silicide is etched to provide the notch.

公开(公告)号：DE112020000212B4

公开(公告)日：2022-03-24

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren (4000) zum Bilden einer Halbleitereinheit (1600), wobei das Verfahren aufweist:Bilden (4002) eines Nanoschichtstapels über einem Substrat (1604), wobei der Nanoschichtstapel eine oder mehrere erste Halbleiterschichten (1606) und eine oder mehrere erste Opferschichten (1608) aufweist;Bilden (4004) eines Grabens (1706) durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten, wobei durch den Graben eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt wird; undFüllen (4006) des Grabens mit einer oder mehreren zweiten Halbleiterschichten (1802) und einer oder mehreren zweiten Opferschichten (1804), so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht, wobei die eine oder die mehreren zweiten Halbleiterschichten jeweils eine vertikale Finne bilden, deren langen Seiten durch Seiten des Grabens definiert sind.

公开(公告)号：DE112017000200T5

公开(公告)日：2018-08-02

申请号：DE112017000200

申请日：2017-01-23

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD ,  CHU ALBERT MANHEE

IPC: H01L29/78

Abstract: Es werden Logikschaltungen oder Logikgatter offenbart, welche Vertikaltransport-Feldeffekttransistoren und ein oder mehrere aktive Gates aufweisen, wobei die Anzahl der Cpps für die Logikschaltung in Isolation gleich der Anzahl aktiver Gates ist. Die Komponenten der Logikschaltung können auf mindestens drei verschiedenen vertikalen Schaltungsebenen vorliegen, umfassend eine Schaltungsebene, welche mindestens eine horizontale Ebene aufweist, die durch ein leitfähiges Element, das eine Eingangsspannung für die eine oder mehreren Gate-Strukturen (7) liefert, und ein anderes leitfähiges Element führt, das eine Ausgangsspannung der Logikschaltung liefert, und eine andere Schaltungsebene, welche eine horizontale Ebene aufweist, die durch eine leitfähige Brücke von dem N-Ausgang zu dem P-Ausgang der Feldeffekttransistoren führt. Solche Logikschaltungen können Einzel-Gate-Inverter, Zwei-Gate-Inverter, NOR2-Logikgatter und NAND3-Logikgatter umfassen, neben anderen komplizierteren Logikschaltungen.

公开(公告)号：GB2498056A

公开(公告)日：2013-07-03

申请号：GB201221507

申请日：2012-11-29

Applicant: IBM

Inventor： NOWAK EDWARD ,  LOGAN LYNDON RONALD ,  WINSLOW JONATHAN II ,  ROBISON ROBERT RUSSELL

IPC: G01R31/26

Abstract: A method comprises forming diode/resistor devices 202 within an integrated circuit (200 in Figure 10), where each diode/resistor device comprises a diode device and a resistor device integrated into a single structure; measuring resistance of each diode/resistor device; measuring current through each diode/resistor device; and computing response curves for the resistance and the current as a function of variations of characteristics of transistor devices (204 in Figure 10) within the integrated circuit structure and/or variations of manufacturing processes of the transistor devices. The circuit may include partitions (206 in Figure 10). The diode device and resistor device may be independently operable, and may share internal components. An integrated circuit is provided, which comprises a plurality of diode/resistor devices 202, each having a cathode 118 which comprises a resistor device, anodes 114 along sides parallel to the cathode, which together with the cathode comprise a diode device, connections 130 to the ends of the cathode yielding a resistance measure, and connections 128 to the anodes yielding a current measure. The diode device and resistor device may share a diffusion region (116 in Figure 8) of the cathode.