公开(公告)号：DE112022005435B4

公开(公告)日：2025-02-27

申请号：DE112022005435

申请日：2022-11-28

Applicant: IBM

Inventor： ZHANG CHEN ,  XIE RUILONG ,  WANG JUNLI ,  GUO DECHAO

IPC: H10B10/00 ,  H10D30/60 ,  H10D84/85

Abstract: Halbleiterstruktur aufweisend:eine untere Einheitenebene, die einen ersten unteren Feldeffekttransistor, FET, (FET_1B) von einem ersten Leitfähigkeitstyp, einen zweiten unteren FET (FET_2B) von dem ersten Leitfähigkeitstyp, einen dritten unteren FET (FET_3B) von dem ersten Leitfähigkeitstyp und einen vierten unteren FET (FET_4B) von dem ersten Leitfähigkeitstyp enthält, wobei der erste untere FET (FET_1B) elektrisch mit dem zweiten unteren FET (FET_2B) verbunden ist und der dritte untere FET (FET_3B) elektrisch mit dem vierten unteren FET (FET_4B) verbunden ist und der erste untere FET (FET_1B) diagonal zu dem vierten unteren FET (FET_4B) angeordnet ist und der zweite untere FET (FET_2B) diagonal zu dem dritten unteren FET (FET_3B) angeordnet ist und der erste untere FET (FET_1B) und der vierte untere FET (FET_4B) Pass-Gates sind; undeine obere Einheitenebene, die über die untere Einheitenebene gestapelt ist und einen ersten oberen FET (FET_1T) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, direkt über dem ersten unteren FET (FET_1B) angeordnet, einen zweiten oberen FET (FET_2T) von dem zweiten Leitfähigkeitstyp direkt über dem zweiten unteren FET (FET_2B) angeordnet, einen dritten oberen FET (FET_3T) von dem zweiten Leitfähigkeitstyp direkt über dem dritten unteren FET (FET_3B) angeordnet und einen vierten oberen FET (FET_4T) von dem zweiten Leitfähigkeitstyp direkt über dem vierten unteren FET (FET_4B) angeordnet enthält, wobei der erste obere FET (FET_1T) elektrisch mit dem zweiten oberen FET (FET_2T) verbunden ist und der dritte obere FET (FET_3T) elektrisch mit dem vierten oberen FET (FET_4T) verbunden ist und der erste obere FET (FET_1T) ein erster Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem dritten oberen FET (FET_3T) verdrahtet ist, und der vierte obere FET (FET_4T) ein zweiter Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem zweiten oberen FET (FET_2T) verdrahtet ist, und der zweite untere FET (FET_2B) und der zweite obere FET (FET_2T) verdrahtet sind, um einen ersten Inverter bereitzustellen, und der dritte untere FET (FET_3B) und der dritte obere FET (FET_3T) verdrahtet sind, um einen zweiten Inverter bereitzustellen.

公开(公告)号：DE112021005954B4

公开(公告)日：2024-11-28

申请号：DE112021005954

申请日：2021-10-28

Applicant: IBM

Inventor： XIE RUILONG ,  WANG JUNLI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

IPC: H01L23/535 ,  H01L21/336 ,  H01L21/768 ,  H01L29/165 ,  H01L29/78

Abstract: Halbleiterstruktur (200), aufweisend:eine vergrabene Stromversorgungsschiene (130) unter einer unteren Source-Drain (116) eines vertikalen Transistors;eine dielektrische Doppelschicht (124, 128) unter der unteren Source-Drain, wobei die dielektrische Doppelschicht (124, 128) zwischen der vergrabenen Stromversorgungsschiene (130) und der unteren Source-Drain (116) angeordnet ist;eine Silicium-Germanium-Doppelschicht (104, 106) unter der unteren Source-Drain (116), wobei die Silicium-Germanium-Doppelschicht (104, 106) zu der vergrabenen Stromversorgungsschiene (130) benachbart ist; undeinen Vergrabene-Stromversorgungsschiene-Kontakt, wobei der Vergrabene-Stromversorgungsschiene-Kontakt die untere Source-Drain (116) mit der vergrabenen Stromversorgungsschiene (130) verbindet.

公开(公告)号：DE112020003469T5

公开(公告)日：2022-04-14

申请号：DE112020003469

申请日：2020-08-14

Applicant: IBM

Inventor： LANZILLO NICHOLAS ANTHONY ,  SHOBHA HOSADURGA ,  HUANG HUAI ,  WANG JUNLI ,  MOTOYAMA KOICHI ,  PENNY CHRISTOPHER ,  CLEVENGER LAWRENCE

IPC: H01L21/768 ,  H01L23/532

Abstract: Es werden Verfahren zum Bilden trapezförmiger Verbindungsleitungen bereitgestellt. Bei einer Erscheinungsform weist ein Verfahren zum Bilden einer Verbindungsleitungsstruktur auf: Strukturieren eines Grabens/von Gräben mit einem V-förmigen Profil mit einem abgerundeten Boden in einem Dielektrikum; Abscheiden einer Auskleidung in den Graben/die Gräben unter Verwendung von PVD, wodurch der Graben/die Gräben aufgeweitet wird/werden, um ein trapezförmiges Profil in dem Graben/den Gräben zu erzeugen; Entfernen der Auskleidung aus dem Graben/den Gräben selektiv gegenüber dem Dielektrikum, wodurch nach dem Entfernen der Graben/die Gräben mit dem trapezförmigen Profil in dem Dielektrikum zurückbleibt/zurückbleiben; Abscheiden einer konformen Barriereschicht in den/die und Auskleiden des/der Grabens/Gräben, der/die das trapezförmige Profil aufweist/aufweisen; Abscheiden eines Leiters in den/die und Füllen des/der Grabens/Gräben, der/die das trapezförmige Profil aufweist/aufweisen, über der konformen Barriereschicht; und Polieren des Leiters und der konformen Barriereschicht bis hinunter zu dem Dielektrikum. Ferner wird eine Verbindungsleitungsstruktur bereitgestellt.

公开(公告)号：DE112016000182T5

公开(公告)日：2017-08-24

申请号：DE112016000182

申请日：2016-01-04

Applicant: IBM

Inventor： HE HONG ,  YANG CHIH-CHAO ,  LI JUNTAO ,  WANG JUNLI

IPC: H01L21/28

Abstract: Ein Verfahren zum Herstellen eines Ersatz-Metall-Gates in einem Transistor-Bauelement, ein Grat-Feldeffekttransistor (FinFET) und ein Verfahren zum Herstellen eines FinFET-Bauelements mit dem Ersatz-Metall-Gate werden beschrieben. Zu dem Verfahren zum Herstellen eines Ersatz-Metall-Gates zählen, ein Ausbilden einer Platzhalter-Gate-Struktur (140) über einem Substrat (110), wobei die Platzhalter-Gate-Struktur (140) von einer isolierenden Schicht (120) umgeben ist, sowie ein Entfernen der Platzhalter-Gate-Struktur (140), um einen Graben (121) innerhalb der isolierenden Schicht (120) freizulegen. Zu dem Verfahren zählen außerdem ein einpassendes Aufbringen einer dielektrischen Materialschicht (160) und einer Austrittsarbeitsmetallschicht (170) über der isolierenden Schicht (120) und in dem Graben (121) sowie ein Entfernen der dielektrischen Materialschicht (160) und einer Austrittsarbeitsmetallschicht (170) von einer Kopffläche der isolierenden Schicht (120), ein Vertiefen der Austrittsarbeitsmetallschicht (170) unter eine Oberseite des Grabens (121), sowie ein selektives Ausbilden eines Gate-Metalls (190) nur auf freigelegten Oberflächen der Austrittsarbeitsmetallschicht (170).