公开(公告)号：JP2002015564A

公开(公告)日：2002-01-18

申请号：JP2001158867

申请日：2001-05-28

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GODUCHEAU OLIVIER

IPC: G11C11/401 ,  G11C7/08 ,  G11C7/12 ,  G11C7/14 ,  G11C11/409 ,  G11C11/4094 ,  G11C11/4099

Abstract: PROBLEM TO BE SOLVED: To conduct data read out, which is less likely to be adversely affected by a leakage current by precharging reference cells. SOLUTION: Individual memory cells are connected to bit lines and are related to a main reference cell that is connected to a reference bit line. During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated. Then, these two reference cells are deactivated and charged to a final precharge voltage, that is selected to become smaller than or larger than one half of the sum of a high state voltage and a low state voltage (depending on the utilization of NMOS technology or PMOS technology). This is performed by connecting the two reference cells to a capacitive line which is separated from the bit lines and the reference bit line and has a predetermined potential and a preset capacitance value.

公开(公告)号：FR2915316A1

公开(公告)日：2008-10-24

申请号：FR0754609

申请日：2007-04-20

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  CLERC SYLVAIN ,  SCHOELLKOPF JEAN PIERRE

IPC: H01L21/027 ,  H01L21/308 ,  H01L21/336 ,  H01L21/768

Abstract: L'invention porte sur un procédé de fabrication d'une couche de semi-conducteur d'un circuit intégré, comprenant une étape de réalisation d'un premier masque comportant des premières ouvertures (ZA), une étape d'application du premier masque sur une couche de semi-conducteur et une étape de formation de zones actives dans la couche de semi-conducteur par traitement de la couche à travers les premières ouvertures du premier masque. Les premières ouvertures (ZA) du premier masque ont une forme de quadrilatère.

公开(公告)号：FR2888388A1

公开(公告)日：2007-01-12

申请号：FR0552045

申请日：2005-07-05

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: G11C17/08 ,  H01L27/112

Abstract: L'invention concerne une matrice de cellules d'une mémoire à lecture seule constituées chacune d'un transistor dont une première région (d) de drain ou de source est connectée à une ligne de bit (BL) reliant plusieurs transistors dans une première direction, les grilles (g) des différents transistors étant connectées à des lignes de mot (WL) dans une deuxième direction perpendiculaire à la première, la matrice comportant une répétition d'un motif élémentaire s'étendant sur trois lignes dans chaque direction et comportant neuf transistors disposés de façon que chacune des lignes du motif élémentaire comporte deux cellules, deux transistors voisins de chaque motif dans la première direction partageant une même deuxième région (s) reliée à une ligne de masse et étant reliés à des lignes de bit différentes d'une ligne de mot à l'autre.

公开(公告)号：FR2875350B1

公开(公告)日：2006-12-15

申请号：FR0409784

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: H03K3/356 ,  H01L23/552 ,  H01L23/62 ,  H03K19/003 ,  H03K19/007

Abstract: A multivibrator includes a first data transfer port that receives, as input, multivibrator input data. A first, master, latch cell is connected on the output side of the first transfer port. A second, slave, latch cell is connected thereto through a second data transfer port placed between the first and second latch cells. Each latch cell includes a set of redundant data storage nodes for storing information in at least one pair of complementary nodes and circuitry for restoring information in its initial state, after a current or voltage spike has modified the information in one of the nodes of the said pair, on the basis of the information stored in the other node. The nodes of each pair are implanted opposite one another in a zone of a substrate defining the latch cell.

公开(公告)号：FR2819091B1

公开(公告)日：2003-04-11

申请号：FR0017294

申请日：2000-12-29

Applicant: ST MICROELECTRONICS SA

Inventor： FERRANT RICHARD ,  JACQUET FRANCOIS

IPC: G11C11/406 ,  G11C11/401 ,  G11C11/402

Abstract: A DRAM including an array of storage elements arranged in lines and columns, and for each column: write means adapted to biasing at least a selected one of the elements to a charge level chosen from among a first predetermined high level and a second predetermined low level, combined with read circuitry adapted to determining whether the stored charge level is greater or smaller than a predetermined charge level; and isolation circuitry adapted to isolating the array from the read and/or write means, each column further including refreshment means, distinct from the read and write circuit, for increasing, beyond the first and second predetermined levels, the charge stored in a storage element.

公开(公告)号：FR2824176A1

公开(公告)日：2002-10-31

申请号：FR0105814

申请日：2001-04-30

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  VAUTRIN FLORENT

IPC: G11C7/06 ,  G11C7/14 ,  G11C11/406 ,  G11C11/4091 ,  G11C11/413 ,  G11C7/00

公开(公告)号：FR2794301A1

公开(公告)日：2000-12-01

申请号：FR9906797

申请日：1999-05-28

Applicant: ST MICROELECTRONICS SA

Inventor： FERRANT RICHARD ,  JACQUET FRANCOIS

IPC: H02M3/07

Abstract: The inductor utilizes a pair of complementary transistors that are mounted in series between to terminals within the induction circuit. The substrates if the transistor units are connected to opposing terminals such that the polarity between the transistor connectors is reversed during polarization by a given charge.

公开(公告)号：FR2976114A1

公开(公告)日：2012-12-07

申请号：FR1154833

申请日：2011-06-01

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  CAMUS LUDOVIC ,  JACQUET FRANCOIS

IPC: G11C11/401 ,  G11C8/16 ,  G11C11/41

Abstract: L'invention concerne une mémoire vive double port comprenant au moins une cellule mémoire élémentaire associée à deux paires de lignes de bits (BLTa/BLFa, BLTb/BLFb) et à deux lignes de mots (WLa, WLb), caractérisée en ce qu'elle comprend des moyens de connexion (34, 36) de premières lignes de chaque paire entre elles et de deuxièmes lignes de chaque paire entre elles lors d'étapes de lecture et d'écriture simultanées dans ladite cellule élémentaire.

公开(公告)号：FR2910168A1

公开(公告)日：2008-06-20

申请号：FR0610939

申请日：2006-12-14

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN ,  JACQUET FRANCOIS ,  SABUT MARC

IPC: G11C11/41 ,  G11C7/12

Abstract: L'invention concerne un dispositif de mémoire de type SRAM, comprenant un plan mémoire (MEM) constitué de cellules mémoire de base (CELL) organisées en lignes (WLi) et en colonnes (COLj), chaque cellule d'une colonne étant connectée entre deux lignes de bit (BLT, BLF) destinée à être préchargée lors d'une opération de lecture, ledit dispositif: étant caractérisé en ce qu'il comprend des moyens (CELLm) de génération d'une tension de précharge (VBL) des lignes de bit inférieure à une tension d'alimentation nominale (Vdd) dudit dispositif.

公开(公告)号：FR2905192A1

公开(公告)日：2008-02-29

申请号：FR0653444

申请日：2006-08-24

Applicant: ST MICROELECTRONICS SA

Inventor： GASIOT GILLES ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412

Abstract: L'invention concerne une cellule mémoire susceptible de mémoriser une information sous la forme d'un premier niveau logique et d'un deuxième niveau logique complémentaires l'un de l'autre, comprenant un premier moyen de stockage (MS1) et un deuxième moyen de stockage (MS2) aptes chacun à mémoriser le premier niveau logique et le deuxième niveau logique.Selon l'invention, la cellule mémoire comprend également un moyen de liaison pour, en dehors d'un accès à la cellule mémoire, isoler électriquement une entrée (E1) du premier moyen de stockage à une sortie (S2) du deuxième moyen de stockage, et / ou une entrée (E2) du deuxième moyen de stockage à une sortie (S1) du premier moyen de stockage.Application à la réalisation de mémoires de type SRAM.