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公开(公告)号：KR1020050116098A
公开(公告)日：2005-12-09
申请号：KR1020040041025
申请日：2004-06-04
Applicant: 엘지디스플레이 주식회사
CPC classification number: G09G3/3607 , G09G2310/0297 , H03M2201/718
Abstract: 본 발명은 종래와 동일한 수의 계조전압들을 형성하면서도 면적은 감소된 액정표시장치의 구동부에 관한 것으로, 본 발명에 따른 액정표시장치의 구동부는 기판 상에 종횡으로 일정하게 이격되도록 배열된 게이트라인들 및 데이터라인들과; 쉬프트레지스터부의 제어에 의해 화상정보를 순차적으로 샘플링하여 저장한 다음 저장된 화상정보를 동시에 출력하는 래치부와; 전원전압을 다수의 계조전압들로 분압하여, 화상정보의 계조에 대한 전압범위를 추출하는 제 1계조전압부와; 상기 제 1계조전압부에서 추출된 전압범위를 분압한 다수의 계조전압들 중 상기 화상정보의 계조에 대한 최적의 계조전압을 검출하여 출력하는 제 2계조전압부와; 상기 래치부로부터 인가되는 화상정보를 아날로그신호로 변환하고, 상기 제 2계조전압부의 계조전압에 의해 레벨조정하여 상기 데이터라인들에 인가하는 디지털-아날로그 변환부를 포함하여 구성된다.
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公开(公告)号：KR1020120114103A
公开(公告)日：2012-10-16
申请号：KR1020110031886
申请日：2011-04-06
Applicant: 한국과학기술원
IPC: H03M1/66
CPC classification number: H03M1/0607 , H03M1/66 , H03M2201/62 , H03M2201/6372 , H03M2201/718 , H03M2201/932
Abstract: PURPOSE: A digital to analog converter and an automatic correction method are provided to stably maintain dynamical linearity even in a high frequency band by minimizing a parasitic capacitance of a unit current source output terminal. CONSTITUTION: A laminated unit cell(310) comprises a current source transistor(311), a cascode transistor(312), a differential switch(313), and a switch driver(314) which are successively laminated. A plurality of laminated unit cells can be arranged in parallel. The plurality of laminated unit cells can be grouped in a bit unit having a binary weighted value. Each layer is laminated in a laminating structure. A parasitic capacitance can be reduced by a signal connection line.
Abstract translation: 目的：提供数模转换器和自动校正方法，通过最小化单位电流源输出端子的寄生电容，即使在高频带也可稳定地保持动态线性。 构成：叠层单元（310）包括依次层叠的电流源晶体管（311），共源共栅晶体管（312），差分开关（313）和开关驱动器（314）。 多个层叠单元电池可以并列布置。 可以将多个层叠单位电池分组成具有二进制加权值的位单元。 每层层叠在层压结构中。 通过信号连接线可以减小寄生电容。
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公开(公告)号：KR1020060014488A
公开(公告)日：2006-02-16
申请号：KR1020040063039
申请日：2004-08-11
Applicant: 삼성전자주식회사
Inventor： 이광희
IPC: H03M1/76
CPC classification number: H03M1/76 , H03M2201/30 , H03M2201/6107 , H03M2201/718 , H03M2201/814 , H03M2201/932
Abstract: 폴링 타임(falling time)을 감소시킬 수 있는 디지털/아날로그 변환기의 최종 출력단의 스위치 구동회로가 개시된다. 본 발명에 의한 스위치 구동회로는 클록 신호에 응답하여 비반전 입력 신호를 제어하는 제1 모스 트랜지스터, 클록 신호에 응답하여 반전 입력 신호를 제어하는 제2 모스 트랜지스터, 비반전 입력 신호를 반전 출력하여 제1 차동입력신호를 출력하는 제1 씨모스 인버터, 반전 입력 신호를 반전 출력하여 제2 차동입력신호를 출력하는 제2 씨모스 인버터, 제1 및 제2 차동입력신호들을 래치하여 제1 및 제2 래치출력신호를 생성하는 제1 래치 및 비반전 및 반전 입력 신호를 래치하여 제3 및 제4 래치출력신호를 생성하는 제2 래치를 구비한 것을 특징으로 한다.
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公开(公告)号：KR1020150052678A
公开(公告)日：2015-05-14
申请号：KR1020130134384
申请日：2013-11-06
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/0624 , H03M1/1009 , H03M1/122 , H03M1/141 , H03M2201/62 , H03M2201/6309 , H03M2201/718
Abstract: 기설정기울기의램프신호를생성하는램프신호생성부; 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받는제 2 래치를포함하는제 2 래치단; 입력받은상기램프신호를기준으로복수개의제 2 차동출력신호를동일한길이의복수개구간으로나누고기설정주파수의클록신호를생성하여각 제 2 차동출력이변하는시점사이의간격이일정한지여부를확인하는클록신호확인부; 및상기클록신호확인부에서클록개수확인값을수신하고상기제 1 클록에대비하여상기제 2 클록의지연시간값을반복조절해서상기제 2 클록을생성하는제 2 클록위상변화부를포함하는아날로그디지털변환기를제공한다.
Abstract translation: 提供了一种模数转换器，包括：斜坡信号产生单元，其产生具有预设等级的斜坡信号; 具有多个第一锁存器的第一锁存端，每个第一锁存器接收对应于模拟信号和每个参考电压的模拟输入电压，并且根据第一时钟放大两个电压之间的差以产生第一差分（+ ）输出和第一差分（ - ）输出; 第二锁存端具有多个第二锁存器，并且包括通过（+）和（ - ）输入端中的每一个接收一个第一锁存器的差分输出的第二锁存器，以及接收一个第一锁存器的第一锁存器的第一差分输出 通过（+）和（ - ）端分别接收相邻第一锁存器的第一差分（+）输出，其接收与第一锁存器的参考电压相邻的低参考电压; 时钟信号确认单元，根据输入的斜坡信号将多个第二差分输出信号分成多个具有相同长度的部分，产生具有预设频率的时钟信号，以检查每个第二差分输出端之间的时间点之间的间隙 改变是正常的 以及第二时钟相位改变单元，其从所述时钟信号检查单元接收时钟计数检查值，并通过相对于所述第一时钟重复地调整所述第二时钟的时间延迟值来产生所述第二时钟。
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公开(公告)号：KR1020100080661A
公开(公告)日：2010-07-12
申请号：KR1020090000052
申请日：2009-01-02
Applicant: 한양대학교 산학협력단
CPC classification number: H03M1/0619 , H03M1/12 , H03M2201/6157 , H03M2201/622 , H03M2201/718
Abstract: PURPOSE: An analog to digital converter for high speed conversion is provided to minimize errors when an analog signal is converted into a digital signal and improve a nonlinear property. CONSTITUTION: An integrating part(200) integrates a difference between an input signal and an converted analog value which is converted from a digital output signal. A pre amplifying part(210) amplifies a difference between the output signal of the integrating part and a reference voltage. A shift controlling part(250) forms a shift control signal based on a digital output signal. A digital to analog converter(260) changes a digital output signal into an analog signal and forms a difference between the converted analog signal and the input signal.
Abstract translation: 目的：提供一种用于高速转换的模/数转换器，用于在将模拟信号转换为数字信号并改善非线性特性时将误差降至最小。 构成：积分部分（200）积分输入信号和从数字输出信号转换的转换的模拟值之间的差异。 预放大部分（210）放大积分部分的输出信号和参考电压之间的差。 变速控制部（250）基于数字输出信号形成换档控制信号。 数模转换器（260）将数字输出信号改变为模拟信号，并在转换的模拟信号和输入信号之间形成差值。
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Patent Agency Ranking
公开(公告)号：KR1020150052686A
公开(公告)日：2015-05-14
申请号：KR1020130134406
申请日：2013-11-06
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/122 , H03M1/002 , H03M1/203 , H03M2201/62 , H03M2201/6309 , H03M2201/718
Abstract: 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받는제 2 래치를포함하는제 2 래치단; 및복수개의 SR래치를구비하고, 어느하나의제 2 래치의 (-)출력값과상기어느하나의제 2 래치의인접한하위제 2 래치의 (+)출력값을수신하여인터폴레이션출력을생성하는제 3 SR 래치단을포함하는아날로그디지털변환기를제공한다.
Abstract translation: 提供了一种模拟数字转换器。 模拟数字转换器包括：第一锁存器，其包括第一锁存器，并且每个第一锁存器接收对应于模拟信号和每个参考电压的模拟输入电压，根据第一时钟放大两个电压之间的差，并输出 第一差分（+）输出和第一差分（ - ）输出; 第二锁存器，其具有从（+）和（ - ）输入端接收第一锁存器的差分输出的第二锁存器和接收第一锁存器的第一差分（ - ）输出和第一差分（+ ）输出接收低参考电压的相邻第一锁存器和第一锁存器的参考电压; 以及第三SR锁存器，其包括SR锁存器，并通过接收第二锁存器的（ - ）输出值和与第二锁存器相邻的下部第二锁存器的（+）输出值产生插值输出。
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公开(公告)号：KR1020120098225A
公开(公告)日：2012-09-05
申请号：KR1020110018032
申请日：2011-02-28
Applicant: 충북대학교 산학협력단
IPC: H03M1/66
CPC classification number: H03M1/66 , H03M1/002 , H03M2201/6107 , H03M2201/718
Abstract: PURPOSE: A digital to analog converting apparatus driven by low power and current is provided to reduce unnecessary clock power consumption generated in a plurality of cells using a clock gating technique. CONSTITUTION: A current source cell part(10) includes a plurality of current source cells formed into a matrix type consisting of a column and a row. The current source cell part is synchronized with a clock signal. The current source cell part records input data in the plurality of current source cells. A row decoding part(20) decodes the input data of the current source cell part. The row decoding part determines the output state of the clock signal using the current source cell corresponding to a row in the current source cell part according to the match of current row data with row data previously obtained. A column decoding part(30) decodes the input data of the current source cell part. The column decoding part outputs column data to a column of the current source cell part corresponding to column data. [Reference numerals] (10) Current source cell part; (20) Row decoder; (30) Column decoder
Abstract translation: 目的：提供由低功率和低电流驱动的数模转换装置，以便使用时钟选通技术减少在多个单元中产生的不必要的时钟功耗。 构成：电流源单元部分（10）包括形成为由列和行组成的矩阵类型的多个电流源单元。 当前源单元部分与时钟信号同步。 当前源单元部分记录多个当前源单元中的输入数据。 行解码部（20）对当前源单元部分的输入数据进行解码。 根据与先前获得的行数据的当前行数据的匹配，行解码部分使用与当前源单元部分中的行对应的当前源单元来确定时钟信号的输出状态。 列解码部（30）解码当前源单元部分的输入数据。 列解码部将列数据输出到与列数据对应的当前源单元部分的列。 （附图标记）（10）电流源单元部分; （20）行解码器; （30）列解码器
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公开(公告)号：KR1020070032191A
公开(公告)日：2007-03-21
申请号：KR1020050111078
申请日：2005-11-21
Applicant: 노바텍 마이크로일렉트로닉스 코포레이션
Inventor： 옌,치젠
IPC: H03M1/66
CPC classification number: H03M1/66 , H03M2201/30 , H03M2201/718 , H03M2201/82
Abstract: 디지털 아날로그 변환 장치는 데이터 래치부, 디지털 아날로그 변환부 및 이득 증폭부를 포함한다. 상기 디지털 아날로그 변환부에 공급되는 기준 전압들의 크기는 상기 데이터 래치부에 공급되는 전압보다 크지 않다. 따라서 상기 디지털 아날로그 변환부에 포함되는 스위치 제어부 내의 스위치들은 레벨 쉬프트를 하지 않더라도 완전히 온 또는 오프 될 수 있다. 상기 이득 증폭부는 상기 디지털 아날로그 변환부의 출력 신호들이 원하는 전압 범위를 갖기에 충분한 이득을 가진다.
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公开(公告)号：KR1020050113784A
公开(公告)日：2005-12-05
申请号：KR1020040038889
申请日：2004-05-31
Applicant: 엘지디스플레이 주식회사
Inventor： 송병찬
IPC: G09G3/36
CPC classification number: G09G3/3688 , G09G2300/0828 , G09G2310/0286 , G09G2310/0291 , G09G2320/0219 , H03M1/66 , H03M2201/718
Abstract: 본 발명은 러쉬전류에 의한 노이즈를 저감시킬 수 있도록 한 액정표시장치의 데이터 구동장치 및 방법에 관한 것이다.
본 발명의 실시 예에 따른 액정표시장치의 데이터 구동장치는 화소 데이터들을 아날로그 화소신호로 변환하는 다수의 디지털-아날로그 변환기가 구비된 디지털-아날로그 변환 어레이와; 상기 화소신호를 완충하여 데이터 라인에 공급하는 다수의 버퍼가 구비된 버퍼 어레이와; 상기 디지털-아날로그 변환기와 상기 버퍼 어레이 사이에 설치되어 상기 디지털-아날로그 변환기로부터의 상기 화소신호와 상기 버퍼로부터 피드백 된 신호를 비교하여 상기 화소신호와 상기 피드백 된 신호가 동일해 질 때 까지 상기 화소신호를 상기 버퍼로 공급하는 다수의 비교기가 구비된 비교기 어레이를 구비한다.-
公开(公告)号：KR1020150072972A
公开(公告)日：2015-06-30
申请号：KR1020130160711
申请日：2013-12-20
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/1009 , H03M1/002 , H03M1/202 , H03M2201/61 , H03M2201/6309 , H03M2201/718
Abstract: 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받고제 2 클록에따라두 전압차이를증폭하여제 2 차동 (+)출력과 (-)출력을출력하는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받고제 2 클록에따라두 전압차이를증폭하여제 2 차동 (+)출력과 (-)출력을출력하는제 2 래치를포함하는제 2 래치단; 어느하나의제 2 래치의 (-)출력값과상기어느하나의제 2 래치의인접한하위제 2 래치의 (+)출력값을수신하여 High신호또는 Low신호의인터폴레이션출력을생성하는제 3 SR 래치를포함하는제 3 SR 래치단; 및상기제 3 SR 래치에대응되는아날로그입력전압이상기제 1 래치에입력되면상기제 3 SR 래치의출력을수신하여상기출력이상기 Low신호인경우에는상기제 1 클록에대비하여상기제 2 클록의지연시간이짧아지고상기출력이상기 High신호인경우에는상기제 1 클록에대비하여상기제 2 클록의지연시간이길어지도록조절하는제 2 클록조절회로부를포함하는클록캘리브레이션장치를제공한다.
Abstract translation: 提供了一种时钟校准装置，包括：具有多个第一锁存器的第一锁存端，接收与模拟信号和标准电压相对应的模拟输入电压，根据第一时钟放大电压之间的不同，并输出第一 差分（+）输出和第一差分（ - ）输出; 第二锁存端具有多个第二锁存器，并且包括第二锁存器，其接收通过（+）和（ - ）输入端的第一锁存器的差分输出，并通过放大一个输出端输出第二差分（+）输出和（ - ）输出 根据第二时钟的电压之间的差异，并且还包括接收第一锁存器的第一差分（ - ）输出的第二锁存器和相邻的第一锁存器的第一差分（+）输出，其接收与标准相邻的较低标准电压 分别通过（+）和（ - ）结束第一电压的电压，并且通过根据第二时钟放大不同的电压来输出第二（+）输出和（ - ）输出; 第三SR锁存器端包括接收第二锁存器的（ - ）输出值的第三SR锁存器和与第二锁存器相邻的下部第二锁存器的（+）输出值，并产生高信号或低电平的内插输出 信号; 以及第二时钟调整电路单元，当与所述第三SR锁存器相对应的模拟输入电压被输入到所述第一锁存器时，所述第二时钟调节电路单元接收所述第三SR锁存器的输出，其中当所述第一时钟的输出 是低信号，并且当输出为高信号时，与第一时钟相比，第二时钟的延迟时间变长。
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