公开(公告)号：KR101750457B1

公开(公告)日：2017-06-23

申请号：KR1020100139501

申请日：2010-12-30

Applicant: 삼성전자주식회사

Inventor： 전성현 ,  정회주

IPC: G06F11/10 ,  H03M13/13 ,  G11C29/42

CPC classification number: H03M13/13 ,  G06F11/1044

Abstract: 본발명의일 실시예에따른메모리시스템은메모리장치; 및상기메모리장치에연결된저장블락을포함하고, 상기메모리장치는데이터비트들을저장하기위한메모리셀들을갖는노멀셀 영역; 및상기데이터비트들에대한에러정정코드비트들을저장하기위한 ECC 메모리셀들을갖는 ECC(Error correcting Code) 셀영역을포함하며, 상기저장블락은상기 ECC 셀영역에저장된에러정정코드비트들을저장할수 있다.

Abstract translation: 根据本发明实施例的存储器系统包括存储器件; 以及耦合到所述存储器装置的存储块，所述存储器装置包括：具有用于存储数据位的存储器单元的正常单元区; 以及具有ECC存储单元的ECC（纠错码）单元区，用于存储数据比特的纠错码比特，其中存储块存储ECC单元区中存储的纠错码比特 。

公开(公告)号：KR1020170025989A

公开(公告)日：2017-03-08

申请号：KR1020150123189

申请日：2015-08-31

Applicant: 삼성전자주식회사

Inventor： 이원종 ,  정회주 ,  신용삼 ,  우상옥 ,  황석중

IPC: G06T15/00 ,  G06T15/06 ,  G06T15/80

CPC classification number: G06T15/06 ,  G06T15/005 ,  G06T15/80 ,  G06T2200/28

Abstract: 레이트레이싱을위한광선에대한정보, 및메모리칩에저장된 3차원공간상의오브젝트들에대한정보를이용하여, 광선과오브젝트들간의교차검사를메모리칩 내에서수행하는방법및 이를위한렌더링시스템을제공한다.

Abstract translation: 渲染系统包括：射线发生器，被配置为产生射线; 存储芯片，被配置为存储关于三维（3D）空间中的对象的信息; 嵌入在存储芯片中并配置为通过使用关于对象的信息和关于射线的信息在射线和物体之间执行交叉测试的交叉测试仪; 以及着色器，其被配置为基于交叉点测试的结果执行像素着色。

公开(公告)号：KR1020160141557A

公开(公告)日：2016-12-09

申请号：KR1020150077401

申请日：2015-06-01

Applicant: 삼성전자주식회사

Inventor： 차상언 ,  정회주 ,  강욱성 ,  박철우

IPC: G11C29/42 ,  G11C29/18 ,  G11C29/36 ,  G11C29/34 ,  G11C29/28 ,  G11C29/12

CPC classification number: G06F11/1068 ,  G06F11/1048 ,  G11C29/02 ,  G11C29/42 ,  G11C29/52 ,  H03M13/1575

Abstract: 반도체메모리장치의외부에서반도체메모리장치에서발생된오정정비트를검출할수 있는반도체메모리장치및 이를포함하는메모리시스템이개시된다. 반도체메모리장치는외부로부터입력된제 1 데이터를이용하여제 1 체크비트들을발생하고, 제 1 데이터와제 1 체크비트들을포함하는이씨씨코드워드(ECC code word)를복수의이씨씨코드워드그룹으로나누고, 제 1 이씨씨코드워드그룹내에존재하는오류비트들에기인하여발생된오정정(miscorrection) 비트를제 1 이씨씨코드워드그룹이아닌다른이씨씨코드워드그룹에위치시킨다.

Abstract translation: 公开了一种半导体存储器件，其能够检测在半导体存储器件外部的半导体存储器件中产生的错误校正位和包括该半导体存储器件的存储器系统。 半导体存储器件可以基于从外部接收的第一数据生成第一校验位，将包括第一数据和第一校验位的纠错码（ECC）码字除以多个码字组，并且配置未校正位 由包含在第一ECC码字组中的错误位引起的，在另一ECC码字组而不是第一ECC码字组中引起的。

公开(公告)号：KR101598829B1

公开(公告)日：2016-03-02

申请号：KR1020080125338

申请日：2008-12-10

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: G11C8/12 ,  H01L23/02

Abstract: 개선된데이터버스구조를갖는복수의적층된칩을구비하는반도체패키지가개시된다. 상기반도체패키지의일 실시예에따르면, 외부의메모리콘트롤러와통신하는적어도하나의마스터칩(master chip) 및상기적어도하나의마스터칩에적층되며, 하나이상의도전수단을통하여상기마스터칩과통신하는적어도하나의슬레이브칩(slave chip)을구비하며, 상기복수의칩들은복수의메모리뱅크를포함하며, 동일한마스터칩과통신하며서로다른랭크(rank)로구분되는하나이상의제1 메모리뱅크와하나이상의제2 메모리뱅크를구비하는것을특징으로한다.

公开(公告)号：KR1020140125981A

公开(公告)日：2014-10-30

申请号：KR1020130043815

申请日：2013-04-19

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박광일 ,  박철우 ,  손종필 ,  윤재윤 ,  정회주

IPC: G11C29/42

CPC classification number: G06F11/1068 ,  G06F3/064 ,  G06F3/0679 ,  G06F11/1052 ,  G11C29/42 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/52 ,  G11C29/808 ,  G11C29/848 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/1208

Abstract: 본 발명은 ECC 동작과 리던던시 리페어 동작을 공유하는 메모리 장치 및 메모리 모듈에 대하여 개시된다. 메모리 장치는, 불량 셀에 의한 싱글 비트 에러는 ECC 동작으로 구제하고, 불량 셀이 ECC 동작으로 구제할 수 없는 불량인 경우, 리던던시 리페어 동작으로 구제한다. 리던던시 리페어 동작은 데이터 라인 리페어와 블락 리페어를 포함한다. ECC 동작은 불량 셀을 포함하는 메모리 셀들의 1 단위분 데이터에 대응하는 코드워드를 변경하고, 변경된 코드워드에 대하여 패리티 비트들의 사이즈도 변경할 수 있다.

Abstract translation: 在本发明中，公开了共享ECC操作和冗余修复操作的存储器件以及存储器模块。 存储器件由于具有ECC操作的故障单元而减轻单个位错误，并且如果ECC操作没有解除故障单元，则通过冗余修复操作来减轻单位错误。 冗余修复操作包括数据线修复和块修复。 ECC操作改变与包括缺陷单元的存储单元的一个单元的数据相对应的码字，并且改变用于改变的码字的奇偶校验位的大小。

公开(公告)号：KR1020140108984A

公开(公告)日：2014-09-15

申请号：KR1020130023004

申请日：2013-03-04

Applicant: 삼성전자주식회사

Inventor： 박은혜 ,  정회주 ,  권용진 ,  권효진 ,  이용준

IPC: G11C13/00 ,  G11C16/06

CPC classification number: G11C13/0061 ,  G11C13/0002 ,  G11C13/004 ,  G11C2213/72

Abstract: A non-volatile memory device using a resistive element and a driving method thereof are provided. The non-volatile memory device comprises an input/output circuit which receives, in order, a first packet signal and a second packet signal which are responding signals to a single core read operation; and a read circuit which carries out a part of the core read operation by using the first packet signal before decoding the second packet signal.

Abstract translation: 提供了使用电阻元件的非易失性存储器件及其驱动方法。 非易失性存储器件包括输入/​​输出电路，其按顺序接收作为单核读取操作的响应信号的第一分组信号和第二分组信号; 以及读取电路，其在解码第二分组信号之前，通过使用第一分组信号来执行核心读取操作的一部分。

公开(公告)号：KR1020140108398A

公开(公告)日：2014-09-11

申请号：KR1020130020674

申请日：2013-02-26

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김수아 ,  서무진 ,  유학수 ,  윤재윤 ,  최효진

IPC: G11C29/42

CPC classification number: G06F3/0659 ,  G06F3/0604 ,  G06F3/0679 ,  G06F11/073 ,  G06F11/076 ,  G06F11/079 ,  G06F11/0793 ,  G06F11/1008 ,  G06F11/1048 ,  G06F11/1068 ,  G06F11/1076 ,  G11C11/409 ,  G11C29/52 ,  G11C29/783

Abstract: A semiconductor memory device including an error correction circuit and a method for operating the semiconductor memory device are disclosed. According to an embodiment of the present invention, the semiconductor memory device comprises: a cell array including a plurality of memory cells; an error detecting unit which carries out the detection of errors on read data in response to a first command; an information generating unit which prints out first information which shows, according to the result of the error detection, the validation of the read data in response to the first command; a first error correction unit which carries out the correction of the errors on invalid data; and a storage unit which stores data of which the errors are corrected by the first error correction unit, and prints out the corrected data in response to an external second command.

Abstract translation: 公开了一种半导体存储器件，包括纠错电路和用于操作半导体存储器件的方法。 根据本发明的实施例，半导体存储器件包括：包括多个存储单元的单元阵列; 错误检测单元，其响应于第一命令执行对读取数据的错误的检测; 信息产生单元，其根据所述错误检测的结果打印出响应于所述第一命令验证所读取的数据的第一信息; 执行对无效数据的错误的校正的第一纠错单元; 以及存储单元，其存储由第一纠错单元校正错误的数据，并且响应于外部第二命令打印校正的数据。

公开(公告)号：KR101416315B1

公开(公告)日：2014-07-08

申请号：KR1020070114292

申请日：2007-11-09

Applicant: 삼성전자주식회사

Inventor： 박문숙 ,  정회주 ,  이정배

IPC: G11C5/14

CPC classification number: G11C5/147 ,  G11C5/04

Abstract: 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리(multi-chip package memory)가 개시된다. 상기 멀티 칩 패키지 메모리는 전달 메모리 칩 및 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비할 수 있다. 상기 전달 메모리 칩은 신호들을 전달하고, 상기 제 1 내지 제 n 메모리 칩은 내부 전압을 발생하여 출력하는 내부 전압 발생 회로를 포함하고 상기 전달 메모리 칩 위에 적층된다. 상기 전달 메모리 칩은 상기 외부에서 수신되는 신호들에 응답하여 상기 각각의 내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력한다. 상기 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리는 적층되는 메모리 칩의 크기를 감소시키고 공정을 단순화할 수 있는 장점이 있다.

公开(公告)号：KR101393311B1

公开(公告)日：2014-05-12

申请号：KR1020080025377

申请日：2008-03-19

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: G11C5/06

CPC classification number: G11C5/063 ,  G11C5/02 ,  H01L25/0657 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/15311 ,  H01L2924/00014

Abstract: 프로세스 변화량(process variation)을 보상하는 멀티 칩 패키지 메모리가 개시된다. 상기 멀티 칩 패키지 메모리는 기준이 되는 프로세스 변화량에 대응하는 기준 신호를 출력하는 전달 메모리 칩 및 상기 기준 신호를 수신하고, 상기 전달 메모리 칩 위에 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고, 제 k 메모리 칩(k는 1이상 n이하의 자연수)은 상기 기준 신호에 응답하여 상기 제 k 메모리 칩의 프로세스 변화량을 제어한다. 상기 멀티 칩 패키지 메모리는 종래에 비하여 많은 FIFO(First Input First Output)를 사용하지 않고도 오동작을 방지할 수 있고 비용이 감소하며 패키징했을 때 동작 특성이 향상되는 장점이 있다.

公开(公告)号：KR1020130009389A

公开(公告)日：2013-01-23

申请号：KR1020110070464

申请日：2011-07-15

Applicant: 삼성전자주식회사

Inventor： 전성현 ,  정회주 ,  김서희 ,  김성훈

IPC: G11C16/06 ,  G11C16/10 ,  G11C16/14 ,  G11C29/42

CPC classification number: G11C13/0069 ,  G11C13/0004 ,  G11C13/004 ,  G11C29/42

Abstract: PURPOSE: A nonvolatile memory device and a driving method thereof are provided to reduce erase time by using sub message data instead of message data and a sub parity bit instead of a parity bit in an erase operation. CONSTITUTION: A first inverting unit receives message data and inverts the message data. An encoder(110) encodes the inverted message data and generates a bit error correctible parity bit. A second inverting unit receives a parity bit and inverts the parity bit. A write circuit(180) writes the message data and the inverted parity bit in a memory core.

Abstract translation: 目的：提供一种非易失性存储器件及其驱动方法，以通过使用子消息数据来代替擦除操作中的消息数据和副校验位而不是奇偶校验位来减少擦除时间。 构成：第一个反相单元接收消息数据并反转消息数据。 编码器（110）对反转的消息数据进行编码，并生成位纠错校验位。 第二反相单元接收奇偶校验位并使奇偶校验位反相。 写入电路（180）将消息数据和反相奇偶校验位写入存储器核心。