REGULATION DE TENSION DANS UN DISPOSITIF NFC

    公开(公告)号:FR3073994A1

    公开(公告)日:2019-05-24

    申请号:FR1761071

    申请日:2017-11-22

    Abstract: L'invention concerne un procédé et un circuit de régulation d'une première tension (Vdc) extraite d'un circuit oscillant (3) comportant au moins un élément inductif (32) et au moins un élément capacitif (34), dans lequel la valeur de l'élément capacitif est ajustée en fonction de la valeur de la première tension.

    EMPILEMENT DE PUCES
    105.
    发明专利

    公开(公告)号:FR3071101A1

    公开(公告)日:2019-03-15

    申请号:FR1758340

    申请日:2017-09-11

    Abstract: L'invention concerne un empilement de puces comprenant : une puce principale (2) contenant des composants à protéger (8) ; et une puce auxiliaire (18, 20) en regard de chaque face (4, 6) de la puce principale (2), la zone de chaque puce auxiliaire en regard des composants à protéger (8) comprenant un plan métallique (40) connecté à la masse, et au moins une piste conductrice isolée formant un motif serré en regard des composants à protéger (8), les extrémités de ladite au moins une piste conductrice étant accessibles au niveau de la puce principale (2).

    CIRCUIT INTEGRE AVEC ELEMENT CAPACITIF A STRUCTURE VERTICALE, ET SON PROCEDE DE FABRICATION

    公开(公告)号:FR3070535A1

    公开(公告)日:2019-03-01

    申请号:FR1757907

    申请日:2017-08-28

    Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).

    DISPOSITIF LOGIQUE DE DETECTION DE FAUTES

    公开(公告)号:FR3066871A1

    公开(公告)日:2018-11-30

    申请号:FR1754607

    申请日:2017-05-24

    Abstract: L'invention concerne un dispositif de détection de fautes comprenant un registre à décalage (2) adapté à décaler, au rythme d'une horloge, un signal binaire alternant entre deux niveaux logiques, dans des cellules successives du registre à décalage ; et un premier circuit logique (4) adapté à comparer des valeurs contenues dans au moins un couple de cellules du registre (2).

Patent Agency Ranking