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公开(公告)号：KR1019970054427A
公开(公告)日：1997-07-31
申请号：KR1019950048736
申请日：1995-12-12
Applicant: 한국전자통신연구원
IPC: H01L29/772 , H01L29/737
Abstract: 본 발명은 절연막 스페이서(spacer)로 소자를 격리시킴(isolation)으로써 선택적 MOCVD 재성장시 기존의 에피택셜 층을 보호할 수 있으며 게이트 전극이 격리영역의 활성층과 서로 분리되어 소자의 전기적 특성을 개선시킬 수 있는 집적화 방법에 관한 것으로서, 그 특징은 전계효과형 소자와 이종접합 소자의 집적화 방법에 있어서, 산화막과 질화막으로 구성된 이중 절연막 패턴을 사용하여 격리영역을 정의하는 제1과정과, 격리영역의 측면에 이중 절연막 스페이서를 형성하는 제2과정 및 유기 금속 화학 증착방법(MOCVD)으로 화합물 반도체 소자용 에피택셜 층을 선택적으로 재성장하는 제3과정을 포함하는 데에 있으므로, 본 발명은 이중 절연막 스페이서와 선택적 MOCVD 재성장 방법을 이용하여 전계효과형 갈륨비소 반도체 소자와 이종접합형 반도체 소자를 동시에 동일한 기판에 집적화하여 종래의 제작방법에 비하여 재성장시 상호 불순물 오염을 방지할 수 있어 우수한 재성장 에피택셜 층을 얻을 수 있으며 절연막 스페이서에 의해서 소자의 활성영역이 격리되기 때문에 소자의 집적도를 높일 수 있고 전기적 특성을 개선시킬 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970031123A
公开(公告)日：1997-06-26
申请号：KR1019950042601
申请日：1995-11-21
IPC: H01S5/10
Abstract: 본 발명은 고출력 레이저 다이오드에 관한 것으로서, 상부 및 하부 표면을 갖는 제 1 도전형의 반도체 기판과, 상기 반도체 기판의 상부 표면에 형성된 제 1 도전형의 제 1 클래드층과, 상기 제 1 클래드층의 상부에 불순물이 도핑되지 않고 형성된 제 1 광도파로층과, 상기 제 1 광도파로드층의 상부에 불순물이 도핑되지 않은 상기 제 1 광도파로층 보다 광굴절률이 큰 물질이 양자우물 구조로 형성된 활성층과, 상기 활성층의 상부에 불순물이 도핑되지 않은 상기 활성층 보다 광굴절률이 작은 상기 제 1 광도파로층과 동일한 물질로 형성된 제 2 클래드층과, 상기 제 2 광도파로층 상부에 소정 폭을 갖고 길이 방향으로 길게 형성되며 광굴절률이 제 2 광도파로 보다 작은 서브 릿지와, 상기 서브 릿지의 상부에 서브 릿지 보다 좁은 폭을 갖고 길이 방향으로 게 형성된 제 2 도전형의 제 2 클래드층과, 상기 제 2 클래드층의 상부에 형성된 불순물이 고농도로 도핑된 제 2 도전형의 오믹접촉층과, 상기 반도체 기판의 하부 표면과 상기 릿지의 오믹접촉층에 형성된 제 1 및 제 2 도전형 전극을 포함한다. 따라서, 고출력 동작시 공진기 내의 광출력 밀도를 낮게하여 고차 모드 발생에 의한 방사 패턴의 변화를 방지하여 레이저 다이오드 모듈에서 출력되는 광량과 광출력의 안정도를 향상시킬 수 있다.
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公开(公告)号：KR1019970030931A
公开(公告)日：1997-06-26
申请号：KR1019950040300
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하여 도금하기 위한 영역을 분리하는 제4공정; 저저항 금속을 도금하는 제5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.-
公开(公告)号：KR1019970024284A
公开(公告)日：1997-05-30
申请号：KR1019950036681
申请日：1995-10-23
IPC: H01L29/78 , H01L21/336
Abstract: 본 발명은 T형 게이트와 자기정렬 LDD 구조를 갖는 MESFET의 제조방법에 관한 것으로서, 양측에 소오스 및 드레인 영역이 형성된 채널영역의 소정 부분에 캡층을 이용하여 역메사부분을 형성하고, 상기 역메사부분을 마스크로 이용하여 소오스 및 드레인 영역과 채널 영역 사이에 작은 에너지와 저농도로 이온주입하여 소오스 쪽 보다 드레인 쪽이 넓은 저농도 소오스 및 드레인 영역을 형성하며, 상기 역메사부분의 표면이나 역메사부분을 제거하여 형성된 홈에 T형 게이트 전극을 저농도 소오스 및 드레인 영역과 접촉되지 않게 형성한다. 따라서, 저농도 드레인 영역이 넓으므로 드레인 항복 전압이 향상되며, T형 게이트 전극에 의해 게이트저항이 감소되므로 소자의 고주파특성 및 잡음특성을 향상시킬 수 있고, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되는 것을 방지하므로 누설전류가 발생되는 것을 방지하며, 또한, 역메사부분 형성시 식각에 의한 채널층의 두께를 조절할 수 있으므로 게이트의 길이와 채널층의 두께의 비를 크게하여 숏채널 효과를 줄인다.
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Patent Agency Ranking
公开(公告)号：KR1019970003740B1
公开(公告)日：1997-03-21
申请号：KR1019930027221
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: (a) The GaAs buffer layer(2), the electric gas layer of the second dimension(3), the AlGaAs space layer(4), the n-type AlGaAs source layer(5), the etching barrier layer(6) of the thin AlxGa1-xAs for the improvement of the gate recessing process is formed one by one. (b) The T-type photoresist gate pattern(8) is formed on that, and the gate recessing process is operated. (c) The T-type gate metal(9) is deposited on that, after the T-type photoresist gate pattern is removed, the first ECR insulator(10) is formed. (d) Next, the second ECR insulator(11) is left on the t-type gate metal side part and the recess etching region of the GaAs cap layer by etching the first ECR insulator. (e) The source/drain ohmic metal(12) is self-aligned by using the t-type gate metal and the second ECR insulator, so the capacity of the element is improved.
Abstract translation: （a）GaAs缓冲层（2），第二维（3）的电气层，AlGaAs空间层（4），n型AlGaAs源层（5），蚀刻阻挡层（6） 用于改善栅极凹陷处理的薄AlxGa1-xAs一个接一个地形成。 （b）在其上形成T型光致抗蚀剂栅极图案（8），并且栅极凹陷处理被操作。 （c）T型栅极金属（9）沉积在其上，在T型光致抗蚀剂栅极图案被去除之后，形成第一ECR绝缘体（10）。 （d）接下来，通过蚀刻第一ECR绝缘体，将第二ECR绝缘体（11）留在GaAs盖层的t型栅极金属侧部分和凹陷蚀刻区域上。 （e）源极/漏极欧姆金属（12）通过使用t型栅极金属和第二个ECR绝缘体自对准，因此元件的容量得到改善。
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公开(公告)号：KR1019960014645B1
公开(公告)日：1996-10-19
申请号：KR1019930006345
申请日：1993-04-15
Applicant: 한국전자통신연구원
IPC: G02F1/133
Abstract: four unit LCD panels(6) aligned on a glass mother board(8) in 2 x 2 matrix and connected with the glass mother board(8) by transparent adhesive(7); and a driving board for driving the four unit panel(6) independently. Each unit panel(6) has a number of pads(2) at both ends of plural gate lines(3) and a number of source lines(4) for the connection with the driving board, and a number of gate lines(3) are connected to the unit panels connected each other in column and a number of source lines(4) are connected to the unit panels connected each other in row.
Abstract translation: 四个单元LCD面板（6）以2×2矩阵对准在玻璃母板（8）上，并通过透明粘合剂（7）与玻璃母板（8）连接; 以及用于独立地驱动四个单元面板（6）的驱动板。 每个单元面板（6）在多个栅极线（3）的两端具有多个焊盘（2）和用于与驱动板连接的多个源极线（4），以及多个栅极线（3） 连接到以列为单位彼此连接的单元面板，并且多个源极线（4）连接到排成一行的单元面板。
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公开(公告)号：KR1019960026074A
公开(公告)日：1996-07-20
申请号：KR1019940033092
申请日：1994-12-07
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: 본 발명은 위상반전 마스크의 경계선의 양쪽에 보조패턴을 만들고 이 마스크를 이용하여 광학스텝퍼의 리소그라피 공정으로 극히 작은 T-형 게이트를 형성하는 방법에 관한 것으로, 광학적으로 미세한 패턴을 형성할 수 있으므로 소자 제작의 양산성을 향상시킬 수 있으며, 여러가지 복잡한 과정을 거치지 않고 하나의 리소그라피 과정으로 T-형의 형상을 형성할 수 있으므로 공정이 복잡할 때 나타날 수 있는 공정조건의 변화에 의한 형상의 변화요인이 작아 효율적이다.
따라서, MESFET, HEMT 등의 미세한 T-형 게이트를 쉽게 형성할 수 있으므로 고품위 소자를 광학적인 방법으로 쉽게 제작할 수 있기 때문에 반도체 소자의 제작에 따른 효율성과 경제성을 크게 개선시킬 수 있다.-
公开(公告)号：KR1019960006751B1
公开(公告)日：1996-05-23
申请号：KR1019920024458
申请日：1992-12-16
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: The method of fabricating a hetero-junction bipolar transistor includes the steps of forming a sub-collector layer(2) on a GaAs substrate(1), forming a collector layer(3) on the sub-collector layer(2) and implanting p-type impurities to form a high-concentration base layer(4), forming a multiple quantum wells(6c) and potential barrier(6b) alternately on the base layer(4) and forming a AlGaAs layer(6d) thereon, selectively etching the wells(6c) and potential barrier(6b) to expose the base layer(4), forming an emitter resistant contact layer(8) and etching the base layer(4) and collector layer(3) for isolation, and forming a base resistant contact layer(10) on the base layer(4) and forming a collector resistant contact layer(11) on the sub-collector layer(2).
Abstract translation: 制造异质结双极晶体管的方法包括以下步骤：在GaAs衬底（1）上形成副集电极层（2），在子集电极层（2）上形成集电极层（3），并将p 形成高浓度基底层（4），在基底层（4）上交替形成多个量子阱（6c）和势垒（6b）并在其上形成AlGaAs层（6d），选择性地蚀刻 阱（6c）和势垒（6b）以暴露基底层（4），形成发射极抵抗接触层（8），并蚀刻基底层（4）和集电极层（3）以进行隔离，并形成耐碱性 接触层（10），并且在子集电极层（2）上形成集电极抵抗接触层（11）。
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