公开(公告)号：AU2003237320A1

公开(公告)日：2003-12-19

申请号：AU2003237320

申请日：2003-06-03

Applicant: IBM

Inventor： FRIED DAVID M ,  NOWAK EDWARD J ,  RAINEY BETH ANN ,  SADANA DEVENDRA K

IPC: H01L27/088 ,  H01L21/265 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/786

Abstract: The present invention thus provides a device structure and method for forming fin Field Effect Transistors (FETs) that overcomes many of the disadvantages of the prior art. Specifically, the device structure and method provides the ability to form finFET devices from bulk semiconductor wafers while providing improved wafer to wafer device uniformity. Specifically, the method facilitates the formation of finFET devices from bulk semiconductor wafers with improved fin height control. Additionally, the method provides the ability to form finFETs from bulk semiconductor while providing isolation between fins and between the source and drain region of individual finFETs. Finally, the method can also provide for the optimization of fin width. The device structure and methods of the present invention thus provide the advantages of uniform finFET fabrication while using cost effect bulk wafers.

公开(公告)号：AU2003223306A1

公开(公告)日：2003-10-08

申请号：AU2003223306

申请日：2003-03-19

Applicant: IBM

Inventor： CLARK WILLIAM F ,  FRIED DAVID M ,  LANZEROTTI LOUIS D ,  NOWAK EDWARD J

IPC: H01L21/336 ,  H01L29/10 ,  H01L29/786

Abstract: A method and structure for a transistor that includes an insulator and a silicon structure on the insulator. The silicon structure includes a central portion and Fins extending from ends of the central portion. A first gate is positioned on a first side of the central portion of the silicon structure. A strain-producing layer could be between the first gate and the first side of the central portion of the silicon structure and a second gate is on a second side of the central portion of the silicon structure.

公开(公告)号：DE102013201035B4

公开(公告)日：2017-07-13

申请号：DE102013201035

申请日：2013-01-23

Applicant: IBM

Inventor： ANDERSON BRENT A ,  BRYANT ANDRES ,  NOWAK EDWARD J

IPC: H01L29/78 ,  H01L21/336

Abstract: Finnen-Feldeffekttransistor(FinFET)-Struktur, die aufweist: eine Siliciumfinne (152), die einen Kanalbereich (154) und Source/Drain(S/D)-Bereiche (156) aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind, wobei eine gesamte untere Fläche des Kanalbereichs und untere Flächen von Abschnitten der S/D-Bereiche, die an den Kanalbereich angrenzen, mit einer oberen Fläche eines unteren Isolators (722) in Kontakt stehen und untere Flächen von weiteren Abschnitten der S/D-Bereiche, die an die Abschnitte der S/D-Bereiche angrenzen, mit ersten Abschnitten von oberen Flächen einer unteren Silicium-Germanium(SiGe)-Schicht (120) in Kontakt stehen; extrinsische S/D-Bereiche (456), die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und zweiten Abschnitten von oberen Flächen der unteren SiGe-Schicht in Kontakt stehen; einen Gate-Stapel (884), der mit einem konformen Dielektrikum (882) in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem unteren Isolator und nicht über den ersten und zweiten Abschnitten der unteren SiGe-Schicht angeordnet ist, wobei der Gate-Stapel durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt ist, wobei eine obere Fläche des unteren Isolators und die obere Fläche der unteren SiGe-Schicht koplanar sind, wobei der untere Isolator und die untere SiGe-Schicht auf einem kristallinen Si-Substrat (110) ausgebildet sind.

公开(公告)号：DE112010004355B4

公开(公告)日：2013-08-29

申请号：DE112010004355

申请日：2010-10-19

Applicant: IBM

Inventor： ANDERSON BRENT A ,  NOWAK EDWARD J ,  RANKIN JED H

IPC: H01L21/283 ,  H01L21/336 ,  H01L29/78

Abstract: Verfahren zur Bildung einer Damascene-Gate-Elektrode (100) mit kurzschlussgeschützten Bereichen, wobei das Verfahren die folgenden Schritte umfasst: Bilden (S1) einer Damascene-Gate-Elektrode (100) mit: einem Gate-Dielektrikum (12) auf einem Substrat (10); einem Gate-Leiter (40) auf dem Gate-Dielektrikum (12); einer dem Gate-Leiter (40) seitlich benachbarten leitenden Auskleidung (30); einer Abstandsschicht (20) zwischen der leitenden Auskleidung (30) und dem Substrat (10); und einem ersten Dielektrikum (50) auf dem Gate-Leiter (40); Entfernen (S3) eines Teils der leitenden Auskleidung (30); und Abscheiden (S4) eines zweiten Dielektrikums (60) auf dem verbleibenden Teil der leitenden Auskleidung (30) derart, dass mindestens ein Teil des zweiten Dielektrikums (60) sowohl dem ersten Dielektrikum (50) als auch dem Gate-Leiter (40) seitlich benachbart ist.

公开(公告)号：DE102012222265A1

公开(公告)日：2013-06-20

申请号：DE102012222265

申请日：2012-12-05

Applicant: IBM

Inventor： BRYANT ANDRES ,  ANDERSON BRENT A ,  NOWAK EDWARD J ,  ADKISSON JAMES W

IPC: H01L21/336 ,  H01L27/105

Abstract: In einem Verfahren zum Ausbilden einer integrierten Schaltungsstruktur wird eine erste Kompensationsimplantation in ein Substrat implantiert. Bei dem Verfahren wird eine Maske auf der ersten Kompensationsimplantation in dem Substrat strukturiert. Die Maske beinhaltet eine Öffnung, die eine Kanalposition des Substrats freilegt. In dem Verfahren wird eine zweite Kompensationsimplantation in die Kanalposition des Substrats implantiert. Die zweite Kompensationsimplantation wird durch die Öffnung in der Maske und in einem Winkel durchgeführt, der von der Senkrechten zu der oberen Fläche des Substrats versetzt ist. Die zweite Kompensationsimplantation wird näher an einer ersten Seite der Kanalposition im Verhältnis zu einer gegenüberliegenden zweiten Seite der Kanalposition positioniert, und die zweite Kompensationsimplantation weist ein Material auf, das über dieselbe Dotierungspolarität wie die Halbleiter-Kanalimplantation verfügt. Anschließend wird in dem Verfahren ein Gate-Leiter über der Kanalposition des Substrats in der Öffnung der Maske ausgebildet. Als Nächstes wird in dem Verfahren die Maske entfernt, sodass der Gate-Leiter auf der Kanalposition des Substrats stehend zurückbleibt. In dem Verfahren werden Source- und Drain-Implantationen in Source/Drain-Bereiche des Substrats (die an die Kanalposition angrenzen) implantiert.

公开(公告)号：DE112010004355T5

公开(公告)日：2012-08-23

申请号：DE112010004355

申请日：2010-10-19

Applicant: IBM

Inventor： ANDERSON BRENT A ,  NOWAK EDWARD J ,  RANKIN JED H

IPC: H01L21/336 ,  H01L29/78

Abstract: Die vorliegende Erfindung betrifft allgemein Halbleitereinheiten und im Besonderen Damascene-Gate-Elektroden (100; 1C) mit kurzschlussgeschützten Bereichen (60) sowie geeignete Verfahren zu deren Herstellung. Ein erster Aspekt der Erfindung stellt ein Verfahren zur Bildung einer Damascene-Gate-Elektrode (100) mit kurzschlussgeschützten Bereichen (60) bereit, wobei das Verfahren die folgenden Schritte umfasst: Bilden einer Damascene-Gate-Elektrode mit: einem Gate-Dielektrikum auf einem Substrat (12); einem Gate-Leiter (40) auf dem Gate-Dielektrikum; eine dem Gate-Leiter seitlich benachbarte leitende Auskleidung (30); eine Abstandsschicht zwischen der leitenden Auskleidung und dem Substrat (20); und ein erstes Dielektrikum auf dem Gate-Leiter (60); Entfernen eines Teils der leitenden Auskleidung (30); und Abscheiden eines zweiten Dielektrikums (60) auf einem verbleibenden Teil der leitenden Auskleidung (30) derart, dass das zweite Dielektrikum sowohl dem ersten Dielektrikum als auch der Gate-Elektrode seitlich benachbart ist.

公开(公告)号：GB2487321A

公开(公告)日：2012-07-18

申请号：GB201205682

申请日：2010-10-19

Applicant: IBM

Inventor： ANDERSON BRENT A ,  NOWAK EDWARD J ,  RANKIN JED H

IPC: H01L21/28

Abstract: The present invention relates generally to semiconductor devices and, more specifically, to damascene gates (100; Fig 1C) having protected shorting regions (60) and related methods for their manufacture. A first aspect of the invention provides a method of forming a damascene gate (100) with protected shorting regions (60), the method comprising: forming a damascene gate having: a gate dielectric atop a substrate (12); a gate conductor (40) atop the gate dielectric; a conductive liner laterally adjacent the gate conductor (30); a spacer between the conductive liner and the substrate (20); and a first dielectric atop the gate conductor (60); removing a portion of the conductive liner (30); and depositing a second dielectric (60) atop a remaining portion of the conductive liner (30), such that the second dielectric is laterally adjacent both the first dielectric and the gate.

公开(公告)号：SG174853A1

公开(公告)日：2011-11-28

申请号：SG2011057296

申请日：2010-04-22

Applicant: IBM

Inventor： GREENE BRIAN J ,  CHUDZIK MICHAEL P ,  HAN SHU-JEN ,  HENSON WILLIAM K ,  LIANG YUE ,  MACIEJEWSKI EDWARD P ,  NA MYUNG-HEE ,  NOWAK EDWARD J ,  YU XIAOJUN

Abstract: Multiple types of gate stacks are formed on a doped semiconductor well. A high dielectric constant (high-k) gate dielectric is formed on the doped semiconductor well. A metal gate layer is formed in one device area, while the high-k gate dielectric is exposed in other device areas. Threshold voltage adjustment oxide layers having different thicknesses are formed in the other device areas. A conductive gate material layer is then formed over the threshold voltage adjustment oxide layers. One type of field effect transistors includes a gate dielectric including a high-k gate dielectric portion. Other types of field effect transistors include a gate dielectric including a high-k gate dielectric portion and a first threshold voltage adjustment oxide portions having different thicknesses. Field effect transistors having different threshold voltages are provided by employing different gate dielectric stacks and doped semiconductor wells having the same dopant concentration.

公开(公告)号：DE60336237D1

公开(公告)日：2011-04-14

申请号：DE60336237

申请日：2003-06-03

Applicant: IBM

Inventor： FRIED DAVID M ,  NOWAK EDWARD J ,  RAINEY BETH ANN ,  SADANA DEVENDRA K

IPC: H01L21/336 ,  H01L27/088 ,  H01L21/265 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/786

公开(公告)号：DE60335981D1

公开(公告)日：2011-03-24

申请号：DE60335981

申请日：2003-03-19

Applicant: IBM

Inventor： CLARK WILLIAM F ,  FRIED DAVID M ,  LANZEROTTI LOUIS D ,  NOWAK EDWARD J

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/10 ,  H01L29/786