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公开(公告)号：KR100306744B1
公开(公告)日：2001-12-17
申请号：KR1019980049309
申请日：1998-11-17
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 스텝모터, 자동차, 평판 디스플레이 구동 집적회로 등에 사용되는 고 전압 전력소자 및 그 제조방법에 관한 것이다. 본 발명은, 실리콘 기판 위에 웰을 형성하고, 드레인 영역과 소오스 영역을 형성하는 공정과; 트렌치 구조를 형성하는 공정과; 산화막을 성장한 후, 트렌치 측벽에 실리콘 질화막을 형성하는 공정과; 드리프트 영역의 상기 실리콘 질화막 측벽을 제거 한 후 제 1필드 산화막을 성장하고, 채널 영역의 상기 실리콘 질화막을 제거한 다음 상기 제 1필드 산화막 보다는 얇은 두께의 게이트 산화막을 성장하는 공정과; 불순물이 도핑된 다결정실리콘 박막을 증착하여 게이트 전극을 형성하는 공정과; 소오스 전극 및 드레인 전극을 형성하는 공정을 포함하는 트렌치 게이트 전력소자 제조방법을 제공한다. 또, 본 발명은 먼저 트렌치 구조를 형성한 후, 웰, 소오스, 드레인 영역을 형성하고, 트렌치 게이트를 형성하는 순서로 트렌치 게이트 전력소자를 제조할 수 있다. 이와 같은 본 발명은, 수직채널 구조를 제공하고, 소자가 차지하는 면적을 줄임과 동시에 높은 항복 전압과 낮은 ON-저항값을 갖는 전력소자를 제조할 수 있고, 얇은 게이트 단일 산화막을 사용한 전력소자보다 전류 이득의 감소 없이 항복 전압 특성을 향상시킬 수 있는 전력소자 제조방법을 제공한다.
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公开(公告)号：KR1020010029140A
公开(公告)日：2001-04-06
申请号：KR1019990041794
申请日：1999-09-29
Applicant: 한국전자통신연구원
IPC: H01L21/22
Abstract: PURPOSE: A power device of a trench gate structure is to improve a breakdown voltage and an on-resistance characteristic by prevent a short channel effect and an expansion of a depletion layer. CONSTITUTION: A p+ type buried layer(2) is formed in a p type silicon substrate(1). An n type epi-layer(3) having a low concentration is grown on the entire surface of the silicon substrate. A p type diffusion layer(4) and a n type drift layer(5) consisting of a channel region are formed on the buried layer and the epi-layer by an etching process, an impurity ion implantation, and a high temperature heat treatment process. The first and the second trench(9a,9b) are formed in a predetermined region of the p type diffused layer and the n type drift layer. A gate electrode(12) is extended to the bottom of the second trench in the n type drift layer. The gate electrode consists of polycrystalline silicon. The gate electrode may be coated on the entire surface of the second trench in the n type drift layer. A shallow p type impurity layer(10) is formed at a periphery of the second trench in the n type drift layer. The gate electrode is overlapped with the first and second trench.
Abstract translation: 目的：沟槽栅极结构的功率器件是通过防止短沟道效应和耗尽层的膨胀来提高击穿电压和导通电阻特性。 构成：在p型硅衬底（1）中形成p +型掩埋层（2）。 在硅衬底的整个表面上生长具有低浓度的n型外延层（3）。 通过蚀刻工艺，杂质离子注入和高温热处理工艺，在掩埋层和外延层上形成由沟道区组成的p型扩散层（4）和n型漂移层（5）。 第一和第二沟槽（9a，9b）形成在p型扩散层和n型漂移层的预定区域中。 栅电极（12）延伸到n型漂移层中的第二沟槽的底部。 栅电极由多晶硅组成。 栅电极可以涂覆在n型漂移层中的第二沟槽的整个表面上。 在n型漂移层中的第二沟槽的周围形成浅的p型杂质层（10）。 栅电极与第一沟槽和第二沟槽重叠。
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公开(公告)号：KR1020010017802A
公开(公告)日：2001-03-05
申请号：KR1019990033494
申请日：1999-08-14
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: PURPOSE: A power integrated circuit structure which is easily manufactured and whose characteristic is easily controlled is provided to simplify a manufacturing process, by mixing a lateral double-diffused metal oxide semiconductor(LDMOS) transistor of a non reduced-surface(RESURF) type and an LDMOS transistor of a non-RESURF type. CONSTITUTION: A power integrated circuit includes a lateral double-diffused metal oxide semiconductor(LDMOS) transistor of the first conductivity type, an LDMOS transistor of the second conductivity type and a complementary metal oxide semiconductor(CMOS) transistor which are supplied on an active silicon layer of a silicon-on-insulator(SOI) substrate. The LDMOS transistor of the first conductivity type is formed in the deep second conductive well of the active silicon layer as a reduced-surface (RESURF) field type. The LDMOS transistor of the second conductivity type is formed in the deep second conductive well of the active silicon layer as a non-RESURF field type.
Abstract translation: 目的：提供易于制造且易于控制其特性的功率集成电路结构，以通过将非还原表面（RESURF）型的横向双扩散金属氧化物半导体（LDMOS）晶体管和 非RESURF型的LDMOS晶体管。 构成：功率集成电路包括第一导电类型的横向双扩散金属氧化物半导体（LDMOS）晶体管，第二导电类型的LDMOS晶体管和互补金属氧化物半导体（CMOS）晶体管，其被提供在活性硅上 绝缘体上硅（SOI）衬底的层。 第一导电类型的LDMOS晶体管形成在活性硅层的深第二导电阱中作为还原表面（RESURF）场型。 第二导电类型的LDMOS晶体管作为非RESURF场类型形成在有源硅层的深第二导电阱中。
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公开(公告)号：KR100273132B1
公开(公告)日：2000-12-01
申请号：KR1019970051196
申请日：1997-10-06
Applicant: 한국전자통신연구원
IPC: H01L27/10
Abstract: PURPOSE: A method for manufacturing a power integrated circuit device having a reverse well structure is provided to easily make an n-type or p-type deep junction of a low density drift region by preventing surface density of a deep well from being unnecessarily high, to maximize a reduced surface field(RESURF) effect in the drift region by making a well density under the drift region have a high density structure, and to prevent punch-through caused by the drift region and a p-type substrate. CONSTITUTION: An n- buried layer(39) is formed in a portion where a high voltage p-type metal-oxide-semiconductor(PMOS) device is to be formed on a p-type substrate(21). A p- buried layer(40) is formed in a portion where a high voltage n-type metal-oxide-semiconductor(NMOS) device and a complementary metal-oxide-semiconductor(CMOS) device are to be formed on the substrate. An oxide layer is entirely removed. After a cleaning process, an n- epi layer(22) is grown on the entire surface of a wafer. P-type impurity ions are implanted into the n- epi layer portion grown on the p- buried layer, and annealed to form a deep p- well(41). The high voltage PMOS device is formed in the n- epi layer portion grown on the n- buried layer. The high voltage NMOS device and the CMOS device are formed in the deep p- well portion.
Abstract translation: 目的：提供一种制造具有反向阱结构的功率集成电路器件的方法，通过防止深阱的表面密度不必要地高而容易地形成低密度漂移区的n型或p型深结， 通过在漂移区域下方的阱密度具有高密度结构并且防止由漂移区域和p型衬底引起的穿通而使漂移区域中的减小的表面场（RESURF）效应最大化。 构成：在p型衬底（21）上将形成高压p型金属氧化物半导体（PMOS）器件的部分中形成n埋层（39）。 在衬底上要形成高电压n型金属氧化物半导体（NMOS）器件和互补金属氧化物半导体（CMOS）器件的部分中形成p埋层40。 氧化层被完全去除。 在清洁过程之后，在晶片的整个表面上生长n-外延层（22）。 将P型杂质离子注入到在p埋层上生长的n-epi层部分中，并退火形成深p-阱（41）。 高电压PMOS器件形成在n埋层上生长的n-epi层部分中。 高电压NMOS器件和CMOS器件形成在深p-阱部分中。
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公开(公告)号：KR1019990084634A
公开(公告)日：1999-12-06
申请号：KR1019980016540
申请日：1998-05-08
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 반도체 기술분야에 관한 것으로, 특히 원형 전류제어 전력소자(race-track type current-controlled power device)에 관한 것이며, 드레인 부근에서의 전계집중 효과를 완화시켜 항복전압을 높일 수 있고, 전류제어가 용이한 원형 전류제어 전력소자를 제공하는데 그 목적이 있다. 이를 위해 본 발명의 원형 전류제어 전력소자는 채널영역이 표류영역에서 부분적으로 돌출된 톱니(이하 '톱니형 채널') 구조를 가지며, 동시에 채널과 채널 사이로 드레인 영역으로부터 돌출된 톱니(이하 '톱니형 드레인') 구조를 가진다. 즉, 본 발명에서 제안하는 원형 전류제어 전력소자는 원형의 LDMOS 소자로서 톱니형 채널 사이에는 필드 산화막이 있어서 채널과 채널간을 격리시키며, 이에 대응하여 톱니형 드레인이 표류영역의 길이만큼 떨어져서 톱니형 채널과 서로 어긋나게 맞물려있다. 따라서 톱니형 채널과 톱니형 드레인의 폭을 조절함으로서 드레인 전류를 쉽게 제어할 수 있으며, 전계집중 효과를 완화시킴으로서 종래의 원형 전력소자보다 항복전압을 높일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100194596B1
公开(公告)日：1999-06-15
申请号：KR1019950040295
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L27/085
Abstract: 본 발명은 반도체 소자의 저항 제조방법에 관한 것으로서, 저항체가 되는 다결정 실리콘층에 먼저 양의 온도계수를 갖는 공정을 하여 결정립을 성장시킨 후 이어서 양의 저항온도계수를 상쇄시키기 위해 음의 온도계수를 갖는 공정을 진행한 후, 패턴닝하여 저항체를 형성하고, 콘택 및 저항을 형성하여 저항체를 구성하였으므로, 특정 저항값에서 온도 변화에 따른 저항값 변화가 방지되고, 저항체내의 불순물 농도가 일정하여 저항온도계수가 작아지므로 고온과 저온 모두에서 동작되는 반도체 소자의 동작 신뢰성이 향상된다. 그리고 본 다결정실리콘 저항체의 제조공정은 다결정실리콘층의 결정립 성장을 위해 낮은 공정온도에서 불순물의 열확산이 가능하므로 서브바이크론급 이하의 반도체 소자 제조공정에도 응용될 수 있다.
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公开(公告)号：KR1019970030791A
公开(公告)日：1997-06-26
申请号：KR1019950040295
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L27/085
Abstract: 본 발명은 반도체 소자의 저항 제조방법에 관한 것으로서, 저항체가 되는 다결정 실리콘층에 양의 온도계수를 갖는 공정과 음의 온도계수를 갖는 공정을 함께 진행한 후, 패턴닝하여 저항체를 형성하고, 콘택 및 저항을 형성하여 저항체를 구성하였으므로, 특정 저항값에서 온도 변화에 따른 저항값 변화가 방지되고, 저항체내의 불순물 농도가 일정하여 저항계수가 작아지므로 고온과 저온 모두에서 동작되는 반도체 소자의 동작 신뢰성이 향상된다.
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公开(公告)号：KR1019960019609A
公开(公告)日：1996-06-17
申请号：KR1019940030616
申请日：1994-11-21
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 반도체 제조공정에 있어서 초고집적회로(ULSI)에 사용되는 MOSFET의 게이트절연막을 형성하는 방법에 관한 것으로, 특히 종래의 방법에 비해 낮은 온도와 짧은 시간에 게이트절연막을 형성시켜 짧은-채널효과(short-channel effect)를 줄이고, 성장된 절연막과 기판의 계면에 소정의 불순물을 주입시켜 절연막의 신뢰성을 개선시킬 수 있는 게이트절연막의 형성방법에 관한 것이다.
본 발명은 고압의 산소 분위기에서 열전기로 또는 급속 열처리장치를 이용하여 산화막을 성장시키고 성장된 산화막을 상압 또는 고압의 N
2 O 분위기에서 열처리 공정을 수행함으로써, 게이트절연막의 신뢰성을 최대로 확보하면서 공정온도를 낮추고 공정시간을 단축시키는 것이다.
또한, 게이트절연막과 기판과의 계면에 질소를 효과적으로 주입하여 p
+ 다결정실리콘에 의한 게이트 형성시 불순물인 붕소가 채널영역으로 주입되는 것을 억제시킨다.-
公开(公告)号：KR101729976B1
公开(公告)日：2017-04-25
申请号：KR1020110055762
申请日：2011-06-09
Applicant: 한국전자통신연구원
CPC classification number: G06K9/6239 , G06K9/6269
Abstract: 본발명에따른영상인식장치는입력영상으로부터입력벡터를추출하는입력벡터추출부, 입력벡터를프로젝션벡터를사용하여압축벡터로변환하는압축벡터변환부, 훈련벡터를입력받고, 훈련벡터의폴딩연산을통해획득한프로젝션벡터를사용하여훈련파라미터를생성하는훈련파라미터생성부, 및압축벡터를훈련파라미터를사용한영상분류를통해영상인식데이터를출력하는영상분류부를포함한다.
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公开(公告)号：KR101725121B1
公开(公告)日：2017-04-12
申请号：KR1020110106863
申请日：2011-10-19
Applicant: 한국전자통신연구원
CPC classification number: G06K9/6228 , G06K9/6269 , G06N99/005
Abstract: 본발명은특징벡터분류장치및 방법에관한것이다. 본발명의실시예에의한특징벡터분류장치는초기조건설정부, 훈련벡터를입력받아상기초기조건설정부에서설정된값을통해오차및 가중치를계산하는변수계산부, 상기계산된오차및 가중치를입력받고, 상기계산된오차와오차문턱을비교하여재계산여부를결정하는루프결정부및 상기루프결정부로부터종료신호를입력받으면경계면을생성하는경계면생성부를포함한다. 따라서본 발명은높은분류성능을가지면서도적은연산만을요구하는특징벡터분류장치및 방법을제공한다.
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