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公开(公告)号：KR1020100068794A
公开(公告)日：2010-06-24
申请号：KR1020080127270
申请日：2008-12-15
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/128 , H01L45/141 , H01L45/143 , H01L45/144
Abstract: PURPOSE: A nonvolatile programmable switch device and a method for manufacturing the same are provided to reduce an area in which the device is occupied by maintaining the property of the programmable switch device without a static random access memory device. CONSTITUTION: A first electrode(102) is formed on a semiconductor substrate(100). An insulating layer(104) comprises a contact hole(106) which exposes a part of the first electrode. A heat-generating electrode(108) is buried in the contact hole. A phase-changing layer(118) is formed on the heat-generating electrode. A metal layer(112) is contacted with both sides of the phase-changing layer. A second electrode(130) is connected to the phase-changing layer.
Abstract translation: 目的：提供一种非易失性可编程开关装置及其制造方法，以通过维持可编程开关装置的特性而无需静态随机存取存储装置来减少装置占用的区域。 构成：第一电极（102）形成在半导体衬底（100）上。 绝缘层（104）包括暴露第一电极的一部分的接触孔（106）。 发热电极（108）埋在接触孔中。 在发热电极上形成相变层（118）。 金属层（112）与相变层的两侧接触。 第二电极（130）连接到相变层。
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公开(公告)号：KR1020090053014A
公开(公告)日：2009-05-27
申请号：KR1020070119623
申请日：2007-11-22
Applicant: 한국전자통신연구원
IPC: H01L27/115
CPC classification number: H01L21/28273 , H01L29/513 , H01L29/517
Abstract: 본 발명의 고체 전해질 메모리 소자는 기판 상에 형성된 제1 전극층과, 제1 전극층 상에 은(Ag)-안티몬(Sb)-텔레륨(Te)-질소(N) 합금 또는 구리(Cu)--안티몬-텔레륨-질소 합금으로 구성된 고체 전해질층과, 고체 전해질층 상에 형성된 제2 전극층을 포함하여 이루어진다. 고체 전해질층을 구성하는 은-안티몬-텔레륨-질소 합금은 은(Ag) 15-90 원자(atomic)%, 안티몬(Sb) 4-30 원자(atomic)%, 텔레륨(Te) 5-30 원자(atomic)% 및 질소 1-25(atomic)%의 조성을 가질 수 있다. 고체 전해질층을 구성하는 구리-안티몬-텔레륨-질소 합금은 구리 15-90 원자(atomic)%, 안티몬 4-30 원자(atomic)%, 텔레륨 5-30 원자(atomic)% 및 질소 1-25(atomic)%의 조성을 가질 수 있다.
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公开(公告)号：KR100819061B1
公开(公告)日：2008-04-03
申请号：KR1020070021967
申请日：2007-03-06
Applicant: 한국전자통신연구원 , 충북대학교 산학협력단
CPC classification number: G11C7/1006 , G11C13/0004 , G11C13/0038 , G11C13/0069 , G11C2013/0076 , G11C2211/5647 , G11C5/14 , G11C7/1096
Abstract: An apparatus and a method for writing data in a phase change memory by using write power calculation and data inversion function are provided to reduce power consumption for writing data on the phase change memory, by storing data with lower power consumption between write power in case of storing input data and write power in case of inverting and storing the input power. An input part(101) receives data to be written into a phase change memory. A read part(104) reads data stored on a cell position(110) of the phase change memory. An original data power calculation part(102) calculates total power consumption value for writing bits different from the previously stored data among the inputted data on the basis of power consumption value according to each bit value of the phase change memory, by comparing the inputted data with the read-out data per bit. An inversion data power calculation part(103) calculates total power consumption value for writing bits different from the previously stored data among the inverted data on the basis of the power consumption value according to each bit value of the phase change memory, by inverting the inputted data and then comparing the inverted data with the previously stored data per bit. A write part(105) stores smaller total power consumption value, by comparing the total power consumption value for the inputted data with the total power consumption value for the inverted data on the cell position of the phase change memory to be written.
Abstract translation: 提供一种通过使用写功率计算和数据反转功能在相变存储器中写入数据的装置和方法，以通过在写入功率之间存储具有较低功耗的数据来减少在相变存储器上写入数据的功耗 在反相和存储输入功率的情况下存储输入数据和写入功率。 输入部（101）接收要写入相变存储器的数据。 读取部分（104）读取存储在相变存储器的单元位置（110）上的数据。 原始数据功率计算部分（102）通过比较输入的数据，根据相位变换存储器的每个位值，根据功耗值计算输入的数据中不同于先前存储的数据的总功耗值 每位读出数据。 反转数据功率计算部（103）通过根据输入的相位变换存储器的每个比特值，根据功耗值来计算在反转数据中写入与先前存储的数据不同的比特的总功耗值 然后将反相数据与先前存储的每位数据进行比较。 写入部分（105）通过将输入数据的总功耗值与反相数据的总功耗值比较来写入相变存储器的单元位置来存储较小的总功耗值。
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公开(公告)号：KR100814901B1
公开(公告)日：2008-03-19
申请号：KR1020070049557
申请日：2007-05-22
Applicant: 한국전자통신연구원
IPC: H01L29/786 , H01L21/3065
CPC classification number: H01L29/7869 , H01L21/3065
Abstract: A method for fabricating an oxide TFT using a dry etch process is provided to optimize an etch process condition and improve etch selectivity by performing a helicon plasma dry etch process using specific etch gas. An oxide thin film transistor is composed of a substrate(200), a gate electrode, a gate insulation layer, a source/drain electrode and a semiconductor thin film(208). The gate insulation layer or the semiconductor thin film are patterned by a helicon plasma dry process using an etch gas as a mixture gas including argon and chlorine. The etch gas can include fluoromethane gas. The gate insulation layer can be made of Al2O3, and the semiconductor thin film can be made of ZnO.
Abstract translation: 提供了使用干蚀刻工艺制造氧化物TFT的方法，以通过使用特定蚀刻气体进行螺旋等离子体干蚀刻工艺来优化蚀刻工艺条件并提高蚀刻选择性。 氧化物薄膜晶体管由基板（200），栅极电极，栅极绝缘层，源极/漏极电极和半导体薄膜（208）构成。 使用蚀刻气体作为包括氩和氯的混合气体，通过螺旋等离子体干法将栅极绝缘层或半导体薄膜图案化。 蚀刻气体可以包括氟甲烷气体。 栅极绝缘层可以由Al 2 O 3制成，并且半导体薄膜可以由ZnO制成。
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公开(公告)号：KR100809437B1
公开(公告)日：2008-03-05
申请号：KR1020070019902
申请日：2007-02-27
Applicant: 한국전자통신연구원
IPC: H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1683
Abstract: A phase change memory device having a blocking layer between an upper electrode layer and a phase change layer and a method for manufacturing the same are provided to reduce power consumption by forming the blocking layer with a silicon-based material layer and a metal oxide layer having low thermal conductivity. A lower electrode layer(102) is formed on a substrate(100). A heating electrode layer(104) is formed on the lower electrode. A phase change layer(110) is formed on the heating electrode layer. A blocking layer(112) is formed on the phase change layer. The blocking layer is made of a silicon-based material layer or a metal oxide layer. A tunneling current flows electrically and directly through the blocking layer. An upper electrode layer(118) is formed on the blocking layer. The blocking layer formed between the phase change layer and the upper electrode layer shields the phase change layer from the upper electrode layer, physically and chemically. The silicon-based material layer of the blocking layer is made of a silicon-based oxide layer or a silicon-based nitride layer.
Abstract translation: 提供了具有上电极层和相变层之间的阻挡层的相变存储器件及其制造方法，以通过用硅基材料层和金属氧化物层形成阻挡层来降低功耗，所述硅基材料层和金属氧化物层具有 导热系数低 在基板（100）上形成下电极层（102）。 在下电极上形成加热电极层（104）。 在加热电极层上形成相变层（110）。 在相变层上形成阻挡层（112）。 阻挡层由硅基材料层或金属氧化物层制成。 隧道电流电流并直接通过阻挡层。 在阻挡层上形成上电极层（118）。 形成在相变层和上电极层之间的阻挡层物理和化学地将相变层从上电极层屏蔽。 阻挡层的硅基材料层由硅基氧化物层或硅基氮化物层制成。
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Patent Agency Ranking
公开(公告)号：KR100779099B1
公开(公告)日：2007-11-27
申请号：KR1020060120078
申请日：2006-11-30
Applicant: 한국전자통신연구원
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L21/67069 , H01L45/141
Abstract: A method for manufacturing a phase-change memory device having a GST chalcogenide pattern is provided to form easily the GST chalcogenide pattern having a size of 100nm and less by performing a dry-etch process using a helicon plasma dry-etch apparatus. A GST chalcogenide layer used as a phase-change material is formed on the upper surface of a semiconductor substrate(200). A hard mask pattern is formed on the GST chalcogenide layer. A hard mask pattern is formed on the GST chalcogenide layer. A helicon plasma dry-etch apparatus performs a dry-etch process by using a mixed gas of an argon gas as an etch gas and a tetrafluorocarbon gas. The GST chalcogenide layer is etched by using a hard mask pattern having high etch selectivity to the GST chalcogenide layer, in order to form a GST chalcogenide pattern(202a).
Abstract translation: 提供了具有GST硫族化物图案的相变存储器件的制造方法，通过使用螺旋等离子体干蚀刻设备进行干蚀刻工艺，容易地形成尺寸为100nm以下的GST硫族化物图案。 在半导体衬底（200）的上表面上形成用作相变材料的GST硫族化物层。 在GST硫族化物层上形成硬掩模图案。 在GST硫族化物层上形成硬掩模图案。 螺旋等离子体干蚀刻装置通过使用氩气作为蚀刻气体和四氟化碳气体的混合气体进行干法蚀刻工艺。 通过使用对GST硫族化物层具有高蚀刻选择性的硬掩模图案来蚀刻GST硫族化物层，以便形成GST硫族化物图案（202a）。
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公开(公告)号：KR100744529B1
公开(公告)日：2007-08-01
申请号：KR1020020079736
申请日：2002-12-13
Applicant: 한국전자통신연구원
IPC: G11C11/22
Abstract: 쓰기 동작시 신호의 간섭 또는 방해 작용으로 인한 기록된 정보의 상실을 방지하여, 안정된 읽기 및 쓰기 동작을 수행할 수 있는 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 구조 및 그것의 어레이 구조를 개시한다. 개시된 본 발명의 비휘발성 강유전체 메모리 셀은, 워드 라인과 비트 라인은 서로 평행하게 연장되고, 상기 워드 라인 및 비트 라인과 직교하도록 쓰기 신호선 및 읽기 신호선이 서로 평행하게 연장되어, 단위 셀이 한정된다. 상기 쓰기 신호선과 워드 라인 사이에는, 쓰기 신호선의 구동시 워드 라인의 신호를 스위칭하는 모스 트랜지스터가 연결되고, 상기 비트 라인과 읽기 신호선 사이에는 상기 모스 트랜지스터의 출력에 응답하여, 상기 비트 라인의 신호를 읽기 신호선으로 전달하도록 강유전체 트랜지스터가 연결된다. 또한, 상기 강유전체 트랜지스터의 기판에는 일정한 전압을 지속적으로 공급하는 전압원이 연결된다.
비휘발성, 비파괴, 강유전체, 메모리 셀-
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公开(公告)号：KR100617304B1
公开(公告)日：2006-08-30
申请号：KR1020040108976
申请日：2004-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/8247
Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 리소그래피 장비를 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하고, 폴리실리콘 패턴을 산화시켜 임계선폭이 작은 폴리실리콘 패턴을 형성한다. 상기 임계선폭이 작은 폴리실리콘 패턴을 이용하여 금속 마스크막에 미세홀을 형성할 수 있고, 상기 미세홀에 의해 절연층에 미세 접점을 형성할 수 있다. 따라서, 본 발명은 상기 미세 접점 형성 공정을 이용하여 저소비전력형 고밀도 상변화 메모리 소자를 제조할 수 있다.
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