公开(公告)号：KR1020160046290A

公开(公告)日：2016-04-28

申请号：KR1020150125651

申请日：2015-09-04

Applicant: 우니베르지테트 스튜트가르트

Inventor： 파트릭,샬베르거 ,  노베르트,프루아우프 ,  마르크스,헤르만

IPC: H01L29/423 ,  H01L29/417 ,  H01L29/786

CPC classification number: B81C1/00246 ,  B81C2201/0133 ,  B81C2203/0742 ,  H01L21/28 ,  H01L21/30604 ,  H01L21/44 ,  H01L21/465 ,  H01L29/1604 ,  H01L29/24 ,  H01L29/247 ,  H01L29/6609 ,  H01L29/66143 ,  H01L29/66757 ,  H01L29/66969 ,  H01L29/872

Abstract: 마이크로기계적요소(micromechanical components) 및/또는그 밖의활성전기적요소(active electrical components)를비정질또는다결정기판(101) 상에함께박막트랜지스터와구성하는방법에서, 박막트랜지스터와그 밖의구성요소들은각각기판의서로다른영역에배치된다.

Abstract translation: 在用于在非晶或多晶衬底（101）上与微机械部件和/或其他有源电气部件一起形成薄膜晶体管的方法中，薄膜晶体管和其它部件布置在每个衬底的不同区域中。 因此，可以减少进程的数量。

公开(公告)号：KR101001666B1

公开(公告)日：2010-12-15

申请号：KR20080066015

申请日：2008-07-08

IPC: H01L29/00

CPC classification number: B81C1/00619 ,  B81C1/00626 ,  B81C2201/0132 ,  B81C2201/0133

Abstract: 본 발명은 마이크로 수직 구조체의 제조 방법에 관한 것으로, 절연층 패턴 및 중공 공간을 사이에 두고 제1 결정질 실리콘 기판과 제2 결정질 실리콘 기판이 접합된 상태에서, 상기 제2 결정질 실리콘 기판을 상기 제2 결정질 실리콘 기판과 수직한 방향의 (111) 결정면을 따라 딥 반응 이온 식각법으로 식각한 후 식각 측면을 결정성 습식 식각법으로 식각하여 표면 거칠기와 평활도를 개선시킴으로써, 식각 측면에 형상 결함이 발생되지 않는 것을 특징으로 한다. 또한, 절연층 패턴에 의해 식각 엔드 포인트에서 풋팅 현상이 발생되지 않으며, 마이크로 수직 구조체가 공중에 부양되지 않고 제1 결정질 실리콘 기판에 고정되므로 추가 공정시에 유리한 특징이 있다.
결함, 풋팅 현상, 결정질 실리콘, 결정면, 표면 거칠기, 평활도, cavity

公开(公告)号：KR1020010053854A

公开(公告)日：2001-07-02

申请号：KR1019990054394

申请日：1999-12-02

Applicant: 한국전자통신연구원

Inventor： 최창억 ,  전치훈 ,  장원익 ,  김윤태

IPC: B81C1/00

CPC classification number: B81C1/00047 ,  B81B2203/033 ,  B81C2201/0133 ,  B81C2201/0178 ,  B81C2203/0136

Abstract: PURPOSE: A method for forming a micro cavity structure hermetically sealed with a planar silicon oxide layer on a silicon substrate is provided with a simplified process and an improved planarity. CONSTITUTION: In the method, the silicon substrate(1) is selectively etched to form a plurality of narrow trenches in a region where a cavity(6) will be formed. The first silicon oxide layer is then formed in the trenches by the first thermal oxidation. Next, a portion of the first silicon oxide layer growing on a surface of the silicon substrate(1) is removed by etch. After that, a polysilicon layer is deposited on an entire resultant structure and then selectively etched to form a plurality of small apertures exposing the region of the cavity(6). Thereafter, the first silicon oxide layer is removed by wet etch through the apertures in the polysilicon layer, so that the cavity(6) is formed in the silicon substrate(1). Next, by the second thermal oxidation, the polysilicon layer is turned into the planar silicon oxide layer(2), while the apertures are clogged up by cubical expansion.

Abstract translation: 目的：提供一种用于形成在硅衬底上用平面氧化硅层密封的微腔结构的方法，其具有简化的工艺和改进的平面度。 构成：在该方法中，选择性地蚀刻硅衬底（1）以在将形成空腔（6）的区域中形成多个窄沟槽。 然后通过第一次热氧化在沟槽中形成第一氧化硅层。 接下来，通过蚀刻去除在硅衬底（1）的表面上生长的第一氧化硅层的一部分。 之后，在整个所得结构上沉积多晶硅层，然后选择性地蚀刻以形成暴露空腔（6）的区域的多个小孔。 此后，通过湿蚀刻通过多晶硅层中的孔去除第一氧化硅层，使得在硅衬底（1）中形成空腔（6）。 接下来，通过第二热氧化，多晶硅层变成平面氧化硅层（2），而孔被立方膨胀堵塞。

公开(公告)号：KR100238999B1

公开(公告)日：2000-01-15

申请号：KR1019970008101

申请日：1997-03-11

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 오타니히로시 ,  츠가이마사히로

IPC: H01L21/306

CPC classification number: B81C1/00626 ,  B81B2201/0235 ,  B81C2201/0133 ,  B81C2201/0142 ,  G01P15/0802 ,  G01P15/125 ,  H01L21/30608

Abstract: A method of micromachining a silicon wafer that simultaneously forms narrow gaps having a width of 10 mu m or less and wider gap portions using an anistropic etching solution. The etching solution contains KOH in a concentration of 35% or less and the penetration etching is carried out such that the etching of the opposing walls and the face of the silicon wafer occur at the same rate. A method of manufacturing a capacitance-type acceleration detector in a silicon wafer using the aforementioned etching method.

公开(公告)号：JP2018165681A

公开(公告)日：2018-10-25

申请号：JP2017063331

申请日：2017-03-28

Applicant: セイコーエプソン株式会社

Inventor： 林 和也

IPC: H01L29/84 ,  G01L9/00

CPC classification number: B81B3/0072 ,  B81B2201/0264 ,  B81B2203/0127 ,  B81C1/00158 ,  B81C2201/0133 ,  G01L9/0055

Abstract: 【課題】優れた圧力検出精度を発揮することのできる圧力センサー、圧力センサーの製造方法、圧力センサーモジュール、電子機器および移動体を提供する。 【解決手段】圧力センサーは、受圧により撓み変形するダイアフラムを有する基板と、前記基板の一方の面側に配置され、前記基板の平面視で前記ダイアフラムを囲む側壁部と、空間を介して前記ダイアフラムに対向して配置され、前記空間を封止する封止層と、前記側壁部と前記封止層との間に位置している枠状の金属層と、を有し、前記封止層は、前記空間に臨む貫通孔を有している第1封止層と、前記第1封止層に対して前記空間とは反対側に位置し、前記貫通孔を封止する第2封止層と、を有し、前記基板の平面視で、前記金属層の内周端は、前記貫通孔と前記ダイアフラムの外縁との間に位置している。 【選択図】図1

公开(公告)号：JP2018163119A

公开(公告)日：2018-10-18

申请号：JP2017061700

申请日：2017-03-27

Applicant: セイコーエプソン株式会社

Inventor： 田中 悟

IPC: G01P15/08 ,  H01L29/84 ,  G01C19/5769 ,  G01P15/125

CPC classification number: B81C1/00166 ,  B60R16/0231 ,  B60R25/24 ,  B81B3/0008 ,  B81B2201/0235 ,  B81B2201/0242 ,  B81B2203/04 ,  B81B2207/07 ,  B81C2201/0133 ,  B81C2201/0187 ,  G01P15/125 ,  G01P2015/0831

Abstract: 【課題】容量オフセットを小さくすることができる物理量センサーを提供する。 【解決手段】基板上に、第1固定電極、第2固定電極、およびダミー電極を形成する電極形成工程と、可動体形成工程と、を含み、前記電極形成工程は、前記基板上に第1マスク層を形成する工程と、前記基板上および前記第1マスク層上に第1導電層を成膜し、前記第1マスク層を除去して、第1電極材料層を形成する工程と、前記基板上および前記第1電極材料層上に、第2導電層を成膜する工程と、前記第2導電層上にマスク材料層を成膜し、平面視において前記マスク材料層の前記第1電極材料層と重なっていない部分の一部を除去して、第2マスク層を形成する工程と、前記第2導電層が、前記第1電極材料層上および前記基板上に設けられるように、前記第2マスク層をマスクとして前記第2導電層をエッチングし、第2電極材料層を形成する工程と、を有する、物理量センサーの製造方法。 【選択図】図5

公开(公告)号：JP2018526232A

公开(公告)日：2018-09-13

申请号：JP2018502220

申请日：2016-05-24

Applicant: ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ,  ROBERT BOSCH GMBH

Inventor： ライナー シュトラウプ ,  シュテファン ピンター ,  イェアク ムホー

IPC: B81B7/02 ,  B81B1/00 ,  B81C1/00

CPC classification number: B81C1/00103 ,  B81B7/0058 ,  B81B2201/042 ,  B81B2203/0384 ,  B81C1/00317 ,  B81C2201/0133 ,  B81C2201/0143 ,  B81C2201/0154 ,  B81C2203/0136 ,  G02B1/14 ,  G02B26/0833

Abstract: 本発明は、マイクロメカニカル窓構造の製造方法に関する。この方法は、前面(4)および後面(5)を有する基板(1)を用意するステップと、前面(4)に第1の凹部(6)を形成するステップと、前面(4)上および第1の凹部(6)上にコーティング(8;8’,8’’)を形成するステップと、コーティング(8)の少なくとも一部の領域が露出され、これによりコーティングの露出領域によって窓(F)が形成されるように、後面(5)に第2の凹部(7)を形成するステップとを含む。

公开(公告)号：JP2009545460A

公开(公告)日：2009-12-24

申请号：JP2009522333

申请日：2007-08-02

Applicant: ポイント 35 マイクロストラクチャーズ リミテッド

Inventor： オハラ、アンソニー

IPC: B81C1/00 ,  H01L21/302

CPC classification number: B81C1/00476 ,  B81C2201/0133

Abstract: A controlled method of releasing a microstructure comprising a silicon oxide layer located between a substrate layer and a layer to be released from the silicon oxide layer is described. The method comprises the step of exposing the silicon oxide layer to a hydrogen fluoride vapour in a process chamber having controlled temperature and pressure conditions. A by-product of this reaction is water which also acts as a catalyst for the etching process. It is controlled employment of this inherent water source that results in a condensed fluid layer forming, and hence etching taking place, only on the exposed surfaces of the oxide layer. The described method therefore reduces the risk of the effects of capillary induced stiction within the etched microstructure and/or corrosion within the microstructure and the process chamber itself.

公开(公告)号：JP3940362B2

公开(公告)日：2007-07-04

申请号：JP2002557865

申请日：2002-01-11

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： デポン、ミッシェル ,  ドレクスラー、ウテ ,  マグナソン、ロイ、エイチ

IPC: B81C1/00 ,  B81B3/00 ,  C23F13/14 ,  H01L21/306

CPC classification number: H01L21/30604 ,  B81B2201/12 ,  B81B2203/0118 ,  B81C1/00801 ,  B81C2201/0107 ,  B81C2201/0114 ,  B81C2201/0133 ,  C23F13/14

公开(公告)号：JP2004531884A

公开(公告)日：2004-10-14

申请号：JP2002579819

申请日：2002-03-21

Applicant: ヴェーテーイー テクノロジーズ オサケユキチュア

Inventor： クイスマ ヘイッキ ,  ラフデンペラ ユハ ,  ムティカイネン リスト

IPC: G01P15/00 ,  B81B3/00 ,  B81C1/00 ,  G01P15/08 ,  H01L21/306 ,  H01L21/3065 ,  H01L29/84

CPC classification number: B81C1/00182 ,  B81B2201/0235 ,  B81C2201/0132 ,  B81C2201/0133 ,  G01P15/0802 ,  G01P2015/0817

Abstract: 本発明は、シリコンセンサ構造を製造する方法及びシリコンセンサに関する。 本方法によれば、単結晶シリコンウェハ（１０）中に、エッチングされた開口によって、少なくとも１つのバネ要素構成（７）と、前記バネ要素構成（７）に接続された少なくとも１つの振動マス（８）とを形成する。 本発明によれば、前記シリコンウェハの深さを通じて延びる開口及び溝（８）を乾式エッチング方法によって形成し、前記バネ要素構成（７）のバネ定数を制御するのに使用するエッチングプロセスは湿式方法を基礎とする。