-
公开(公告)号：KR1019940003064A
公开(公告)日：1994-02-19
申请号：KR1019920006117
申请日：1992-07-13
Applicant: 한국전자통신연구원
IPC: H01L29/00
Abstract: 본 발명은 갈륨비소(GaAs)화합물 반도체 장치에 관한 것으로서, 특히 초고주파 특성 및 트랜지스터의 동작특성을 향상시키기 위해 게이트-소오스, 게이트-드래인 사이의 공기중에 노출된 전자 채널층인 표면부위에 유황보호막을 형성시킨, 갈륨비소 화합물 반도체 장치에 관한 것이다.
공기중에 노출되는 전자 채널층을 갖는 화합물 반도체 장치에 있어서, 상기 전자채널층 상에 유황막(110)을 형성한 다음, 이 유황막(110) 상에 보호막(104)이 형성된 것을 특징으로 한다.-
-
-
-
-
Patent Agency Ranking
公开(公告)号：KR1019920003827B1
公开(公告)日：1992-05-15
申请号：KR1019890011896
申请日：1989-08-21
Applicant: 한국전자통신연구원
IPC: H01L21/66
Abstract: In a measuring method for speading resistance and impurity concentration of semiconductor board, two probes measure spreading resistance downwardly of a semicomductor board on a slope of an angle of inclination. Impurity concentration is known from the spreading resistance mearsured. For two dimensional measurement spreading resistance is measured on a slope of angles of inclination in the planes of X-Y and X-Z.
Abstract translation: 在半导体板的电阻和杂质浓度的测定方法中，两个探针在倾斜角度的斜率上测量半导体板向下的扩展电阻。 杂质浓度从扩散阻力已知。 对于二维测量，在X-Y和X-Z的平面中的倾斜角度的斜率上测量扩展电阻。
-
公开(公告)号：KR1019920002517B1
公开(公告)日：1992-03-27
申请号：KR1019890004487
申请日：1989-04-04
Applicant: 한국전자통신연구원
IPC: H01L21/304
Abstract: An insulating layer (4) is selectively deposited on a semi- insulated GaAs substrate (1) on which a buried p type and n+ type layers (3)(8) are formed. The first and second side walls (7)(9) are formed between gate, drain and source and are in contact with the insulating layer (4). An AuGe/Ni layer (11) is formed on the source and drain regions in contact with the n+ type layer (8), while a Ti/Pt/Au gate metal (10) is formed on the gate region. Over the layers an insulating layer (13) and metallic lines (14) are formed in the cited order, and thus, the length of the gate is shortened by providing dual side walls, thereby improving the speed characteristics and reducing noise.
Abstract translation: 在半绝缘GaAs衬底（1）上选择性地沉积绝缘层（4），在其上形成掩埋p型和n +型层（3）（8）。 第一和第二侧壁（7）（9）形成在栅极，漏极和源极之间并且与绝缘层（4）接触。 在与n +型层（8）接触的源极和漏极区域上形成AuGe / Ni层（11），而在栅极区域上形成Ti / Pt / Au栅极金属（10）。 在这些层上，以引用的顺序形成绝缘层（13）和金属线（14），因此，通过提供双侧壁来缩短栅极的长度，从而提高速度特性并降低噪声。
-
-
公开(公告)号：KR1020140089213A
公开(公告)日：2014-07-14
申请号：KR1020130001190
申请日：2013-01-04
Applicant: 한국전자통신연구원
Inventor： 강진영
IPC: G11C16/06
CPC classification number: G11C16/26 , G11C16/045
Abstract: The present invention relates to an EEPROM cell. An EEPROM apparatus including the EEPROM cell of the present invention includes an EEPROM cell array in which EEPROM cells separately including an inverter and a transfer gate are arranged as a matrix shape of columns and rows. An oxide film for the tunneling the EEPROM cell includes a protection circuit formed with an insulation film having the same thickness as the insulation film of the transfer gate and the inverter.
Abstract translation: 本发明涉及EEPROM单元。 包括本发明的EEPROM单元的EEPROM装置包括EEPROM单元阵列，其中分别包括反相器和传输门的EEPROM单元被布置为列和列的矩阵形状。 用于隧道化EEPROM单元的氧化膜包括形成有与传输门和逆变器的绝缘膜相同厚度的绝缘膜的保护电路。
-
公开(公告)号：KR101057658B1
公开(公告)日：2011-08-18
申请号：KR1020080122019
申请日：2008-12-03
Applicant: 한국전자통신연구원
IPC: H01L31/00
Abstract: 본 발명은 평판형 구조를 가지면서, 각 마이크로픽셀 간을 효과적으로 격리시켜 동작의 정확성 및 안정성을 높인 실리콘 포토멀티플라이어 및 그 제조방법에 관한 것으로서, 상기 실리콘 포토멀티플라이어는, 기판과, 상기 기판의 상부에 형성되어 입력광에 의한 전류의 생성 및 증폭이 이루어지는 활성층과, 상기 활성층 보다 더 깊게 형성되고, 전기적 절연 및 광반사 기능을 갖는 물질로 내부가 매립되어, 인접한 마이크로픽셀의 활성층 간의 누화(Cross talk)를 방지하는 트렌치와, 상기 활성층의 상부면에 각각 형성된 애노드 전극 및 캐소드 전극과, 상기 활성층의 애노드 전극 및 캐소드 전극이 형성되지 않은 나머지 상부면에 형성된 절연층을 포함하여 이루어진다.
실리콘 포토멀티플라이어(SIPM), 평판형, 트렌치 공법, 애벌런치 효과Abstract translation: 的硅光电倍增器，当它涉及一种用于生产硅光电倍增器中，基板和以提高的精度和操作的可靠性将基板有效地分离，同时具有板状结构中的每个MP肝本发明 串扰在有源层上方形成产生并通过由该输入光，在电流放大，被更深入地比有源层的形成，内部填充有具有电绝缘性和光反射功能的材料，在相邻的微像素有源层之间（跨 以防止谈话沟槽），包括未在所述有源层至所述有源层的顶表面形成的阳极电极和阴极电极的每个形成为形成在阳极电极和剩余的顶表面的阴极电极的绝缘层。
-
-
-
-
-
-
-
-
-
Search Results
240
records
(took 0.028 seconds)
