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公开(公告)号：KR100319455B1
公开(公告)日：2002-01-05
申请号：KR1019990062273
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/02686 , G02B5/3083 , G02B7/04 , G02B13/143 , G02B26/0891 , G02B27/28 , H01L21/2026
Abstract: 본발명은엑시머레이저를광원으로사용하여무정형실리콘박막을미세줄 무늬패턴의노광으로결정화시킨실리콘박막으로만드는결정화장비용광학시스템을제공하는데그 목적이있다. 본발명에따르면, 엑시머레이저를광원으로사용하여무정형실리콘박막을미세줄 무늬패턴의노광으로결정화시킨실리콘박막으로만드는결정화장비용광학시스템에있어서, 상기엑시머레이저로부터광축방향으로순차적으로나열된제 1 렌즈내지제 10 렌즈를포함하고; 상기제 1 렌즈는양볼록렌즈이고, 상기제 2 렌즈는상기광원측방향으로볼록한볼록오목렌즈이고, 상기제 3 렌즈는상기광원측방향으로볼록한볼록오목렌즈이고, 상기제 4 렌즈는양오목렌즈이고, 상기제 5 렌즈는양볼록렌즈이고, 상기제 6 렌즈는상기광원측방향으로오목인오목볼록렌즈이고, 상기제 7 렌즈는상기광원측방향으로볼록인볼록오목렌즈이고, 상기제 8 렌즈는양볼록렌즈이고, 상기제 9 렌즈는상기광원측방향으로볼록인볼록오목렌즈이고, 상기제 10 렌즈는양볼록렌즈인것을특징으로하는결정화장비용광학시스템이제공된다.
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公开(公告)号：KR1020010063188A
公开(公告)日：2001-07-09
申请号：KR1019990060176
申请日：1999-12-22
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for creating a sequence circuit through comparing truth value is provided to apply to an asynchronous circuit design not using a main clock by setting a flip-flop to be used and comparing a truth value by supposing a terminal to be matched to a signal in accordance with a wave form operation order and embodying a logic equation of the supposed terminal in an asynchronous circuit being mixed by a level input and a pulse input. CONSTITUTION: An input signal out of a wave form of an asynchronous circuit being mixed by a level input and a pulse input is divided into a level signal and a pulse signal, and one clock signal is set(100). A flip-flop to be applied is set in an application scheduled design rule, and an initialization signal capable of avoiding a previous status or an unknown status is added by setting a terminal having the same condition as a received input(120). An operation order is set by sectioning a wave form of a sequence circuit and a truth value table is prepared(140). A truth value comparing table is created by comparing a row of the truth value table in accordance with the operation order with a row of the truth value table of the set flip-flop(160). A "1" and "0" rows out of a plurality of terminal rows which are not decided in a receiving of input signal out of the flip-flop terminals are decided(180). A circuit is embodied by calculating a circuit equation for a final assignment terminal decision(200).
Abstract translation: 目的：提供一种通过比较真值创建序列电路的方法，以应用于通过设置要使用的触发器来使用不使用主时钟的异步电路设计，并通过假设要匹配的终端来比较真值 根据波形操作顺序的信号，并且包含在由电平输入和脉冲输入混合的异步电路中的假想终端的逻辑方程。 构成：由电平输入和脉冲输入混合的异步电路的波形中的输入信号被分为电平信号和脉冲信号，并且设置一个时钟信号（100）。 要应用的触发器被设置在应用计划设计规则中，并且通过设置具有与接收的输入（120）相同的条件的终端来添加能够避免先前状态或未知状态的初始化信号。 通过划分序列电路的波形来设置操作顺序，并准备真值表（140）。 通过将根据操作顺序的真值值行与设置的触发器（160）的真值表进行比较，创建真值比较表。 确定在触发器端子中的输入信号的接收中未决定的多个端子行中的“1”和“0”行（180）。 通过计算最终分配终端决定（200）的电路方程来体现电路。
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公开(公告)号：KR100275500B1
公开(公告)日：2000-12-15
申请号：KR1019980045269
申请日：1998-10-28
Applicant: 한국전자통신연구원
IPC: H01L29/772
CPC classification number: H01L21/84 , H01L21/76264 , H01L21/76283 , H01L27/1203
Abstract: 본 발명은 비교적 간단한 공정으로 집적화된 고전압 전력 소자를 제조할 수 있어 공정을 단순화시키고, 생산단가를 낮출 수 있으며 필드산화막 형성 공정에서 웰 내의 불순물이 재분포되는 것을 방지할 수 있는 집적화된 고전압 전력 소자 제조 방법에 관한 것으로, 저온에서 TEOS 산화막을 형성하여 트렌치 채움(filling) 공정을 실시하면서 동시에 필드산화막 및 필드전력소자의 게이트산화막을 형성함으로써 공정단계를 줄일 수 있고, 웰 내의 불순물이 재분포 되는 것을 방지한다는데 그 특징이 있다. 본 발명에 따라 TEOS 산화막을 형성하여 트렌치를 채움과 동시에 필드산화막과 p채널 필드 전력소자의 게이트 산화막을 함께 형성함으로써 공정을 단순화시킬 수 있다. 또한, 필드산화막을 종래의 LOCOS 형성 공정에서 보다 저온에서 TEOS 산화막으로 형성함으로써, 드리프트 영역 및 P 에피층 불순물의 외부확산 (out-diffusion)을 방지할 수 있다. 따라서 불순물농도와 접합깊이를 쉽게 조절할 수 있고, 소자의 온(on) 저항값을 감소시킬 수 있다.
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公开(公告)号：KR100275493B1
公开(公告)日：2000-12-15
申请号：KR1019980049839
申请日：1998-11-19
Applicant: 한국전자통신연구원
IPC: H01L21/316
Abstract: 트렌치 표면에 두껍고 완만하게 산화막을 형성함으로써 소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트 전극을 갖는 전력소자 제조 방법에 관한 것으로, 본 발명은 그 측벽에 차례로 적층된 소오스층, 드리프트층(drift layer) 및 드레인층을 노출시키며 그 바닥에 드리프트층을 노출시키는 트렌치를 형성하고, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 다결정 실리콘막을 형성하고 다결정 실리콘막을 산화시킴으로써, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 비교적 두꺼운 산화막을 완만하고 균일하게 형성하여 트렌치형 게이트 전극을 갖는 전력소자를 제조하는데 그 특징이 있다. 본 발명에 따라 누설전류를 감소시키고, 항복전압을 증가시키는 등 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 전력소자의 온-저항 특성 향상, 소자축소로 인한 높은 패킹 밀도 증가, 그리고 높은 구동 전류를 얻을 수 있다.
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公开(公告)号：KR1020000033134A
公开(公告)日：2000-06-15
申请号：KR1019980049839
申请日：1998-11-19
Applicant: 한국전자통신연구원
IPC: H01L21/316
Abstract: PURPOSE: A method for manufacturing a power device of trench type is provided to improve on-resistance characteristic, package integrity and drive current of the power device. CONSTITUTION: A N+ drain layer(21), N drift layer(22), P channel layer(23) and N+ source layer (24) are sequentially formed on a semiconductor substrate. Next, the N+ source layer(24), P channel layer(23) and N drift layer(22) are selectively etched so that a trench is formed. A poly-crystal silicon layer(27) is formed on the N drift layer(22) of the trench. The poly-crystal silicon layer(27) is oxidized to form an oxide layer. Next, a gate oxide layer(29) is formed at side wall of the trench. The thickness of the gate oxide layer(29) is less than that of the oxide layer from the poly-crystal silicon layer(27). Next, a gate electrode(30) is formed in the trench.
Abstract translation: 目的：提供沟槽式功率器件的制造方法，以提高功率器件的导通电阻特性，封装完整性和驱动电流。 构成：在半导体衬底上依次形成N +漏极层（21），N漂移层（22），P沟道层（23）和N +源极层（24）。 接下来，选择性地蚀刻N +源极层（24），P沟道层（23）和N漂移层（22），从而形成沟槽。 在沟槽的N漂移层（22）上形成多晶硅层（27）。 多晶硅层（27）被氧化形成氧化物层。 接下来，在沟槽的侧壁形成栅氧化层（29）。 栅极氧化物层（29）的厚度比来自多晶硅层（27）的氧化物层的厚度小。 接下来，在沟槽中形成栅电极（30）。
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Patent Agency Ranking
公开(公告)号：KR100237176B1
公开(公告)日：2000-01-15
申请号：KR1019970045657
申请日：1997-09-03
Applicant: 한국전자통신연구원
IPC: H04B1/00
Abstract: 본 발명은 저 전력 CMOS 소자로 제작된 디지털 에프엠(FM) 합성신호 발생기에 관한 것으로서, 특히 기존의 아날로그 방식 스테레오 방송용 FM 합성신호 발생기를 디지털 처리하므로써 데이터 지연을 제거하고, 고집적도, 고안정성 및 고해상도의 출력을 동시에 얻을 수 있도록 한 고성능의 스테레오 방송용 디지털 단일칩 FM 합성신호 발생기(Digital One-chip FM Composite Signal Generator for Stereophonic Broadcasting System)에 관한 것이다.
즉, 종래의 아날로그 방식의 FM 합성신호 발생기에서는 파일럿 신호와 부반송파간의 위상 지연 및 데이터 지연, 신호간의 동기 맞춤 그리고 튜닝의 어려움 등이 발생되었다. 그러나 이를 디지털 처리하여 단일칩화 함으로써 회로의 집적도 및 튜닝의 안정성을 향상시킬 수 있으며, 단일 시스템 클럭을 사용하여 아날로그 회로에서 발생하는 주파수 위상 지연, 데이터 지연을 제거하므로써 신호 발생기에서 가장 중요한 데이터의 동기가 정확히 이루어지며, 동시에 수신 측의 신호 분리도를 크게 향상시킬 수 있다.-
公开(公告)号：KR100233828B1
公开(公告)日：1999-12-01
申请号：KR1019970038481
申请日：1997-08-12
Applicant: 한국전자통신연구원
IPC: H03L7/00
Abstract: 본 발명은 통상의 저 전력 CMOS소자로 제작된 직접 디지털 주파수 합성기 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 하므로써, 높은 주파수의 합성이 가능하고, 주파수 해상도 및 위상과 주파수의 안정도를 향상시킬 수 있으며, 주파수합성기의 디바이스 칩 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합한 코-딕회로를 이용한 직접 디지털 주파수 합성기에 관해 개시된다.
종래의 CMOS 소자기술로 제작된 직접 디지털 주파수합성기의 합성된 주파수는 최대 동작 클럭 주파수의 1/4에 해당하는 낮은 주파수 출력과 사인 룩업 테이블인 사인롬(Sine ROM) 크기의 제약으로 인한 낮은 주파수 해상도와 정밀도 때문에 직접 디지털 주파수 합성기 단독으로는 50MHz이상의 고해상도의 고주파 합성기로서는 부적당하였다.
종래 기술의 단점인 저해상도의 저주파수 출력을 개량하기 위하여, 종래 구조의 직접 디지털 주파수 합성기의 구조와 연결 방법을 달리하여 최종 출력이 직접 디지털 주파수 합성기 한 개의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수와 고해상도의 출력을 얻을 수 있도록 구성하였으며, 통상의 저 전력 CMOS 소자기술로 제작할 경우 소형화와 저 전력화가 가능하도록 개선하였다.-
公开(公告)号：KR100218667B1
公开(公告)日：1999-09-01
申请号：KR1019960035938
申请日：1996-08-28
Applicant: 한국전자통신연구원
IPC: H03L7/18
Abstract: 본 발명은 저전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 고주파(RF) 디지탈 주파수 합성기에 관한 것으로, 높은 처리 속도를 갖는 4단 병렬 구조의 직접 디지탈 주파수 합성기로 전단부를 구성하고, 각 단의 누산 속도를 더욱 높이기 위해 파이프라인 구조의 위상 누산기를 사용함으로써 종래의 직접 디지탈 주파수 합성기의 구조를 개선하여 기존의 직접 디지탈 주파수 합성기보다 4배 이상의 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠른 GHz급 주파수 합성기로 사용할 수 있는 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.
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公开(公告)号：KR1019990053231A
公开(公告)日：1999-07-15
申请号：KR1019970072832
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H03C1/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 단입칩 스테레오 신호 발생 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 직접 디지털 주파수 합성기를 사용하여 위상 지연이 전혀 없는 직교 위상 변조 반송파를 합성하고, 단일 시스템 클럭을 사용하여 신호를 동기시키므로써 정확한 신호 변조 및 튜닝의 안정성을 증가시킬 수 있는 디지털 단입칩 진폭변조/주파수변조 스테레오 신호 발생 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 독립된 두 개의 외부 음성신호를 연산하는 아날로그 처리부; 아날로그신호 및 외부 음성신호를 디지털 샘플링하여 디지털 신호로 출력하는 아날로그-디지털 변환부; 아날로그-디지털 변환부의 출력신호를 입력받아 외부의 선택 비트와 단일 클럭에 따라 디지털 주파수변조 스테레오 합성신호 및 디지털 진폭변조 스테레오 변조신호를 출력하는 디지털 처리부; 및 디지털신호를 아날로그신호로 출력하는 디지털-아날로그 변환부를 포함함.
4. 발명의 중요한 용도
본 발명은 디지털 방식 AM/FM 스테레오 변조 및 합성신호 발생 등에 이용됨. -
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