公开(公告)号：KR1020080034685A

公开(公告)日：2008-04-22

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926 ,  H01L21/28282 ,  H01L21/31144

Abstract: An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.

Abstract translation: 提供NVM（非易失性存储器）器件以通过使通过电荷陷阱层的底表面的电子的注入方向具有电子的传输方向来提高电子注入效率。 半导体衬底（104）包括底部（104c）和从底部垂直突出的垂直部分。 垂直部分包括第一和第二垂直部分（104a，104b）。 相对于边界步骤，第一垂直部分位于半导体衬底的上部。 第二垂直部分位于第一垂直部分下方，宽度大于第一垂直部分并且突出到第一垂直部分的外侧。 电荷捕获层（134）位于第一垂直部分的外侧和边界台阶上。 控制栅电极（150）位于第二垂直部分和电荷陷阱层的底部和外部。 第一绝缘层（124）可以插入在半导体衬底和电荷陷阱层之间。 可以在半导体衬底和控制栅电极之间插入第二绝缘层（144）。

公开(公告)号：KR1020070109116A

公开(公告)日：2007-11-15

申请号：KR1020060041638

申请日：2006-05-09

Applicant: 삼성전자주식회사

Inventor： 기인서 ,  심홍식 ,  김정우

IPC: G02F1/13

CPC classification number: G02F1/13336 ,  G02F1/134309 ,  H01L27/3293

Abstract: A seamless foldable display device is provided to set the size of a pixel disposed in the junction part and the size of a pixel disposed in a part differently except the junction part to make a junction part between neighboring display panels, which are joined to each other, unrecognizable, thereby preventing the discontinuity of an image due to the junction part. A plurality of display panels(30a,30b) is joined to display an image. First pixels(34a,34b), which are disposed in a junction part(31) between neighboring display panels, are smaller than second pixels(33a,33b), which are disposed in a part except the junction part. The first pixels have a higher brightness than the second pixels. In each of the display panels, the size of pixel is gradually larger from the junction part toward the center part over at least two pixel rows.

Abstract translation: 提供了一种无缝可折叠显示装置，用于设置布置在接合部分中的像素的尺寸和设置在除了接合部分之外的部分中的像素的尺寸，以在彼此连接的相邻显示面板之间形成接合部分 ，不可识别，从而防止由于接合部分导致的图像的不连续性。 多个显示面板（30a，30b）被接合以显示图像。 设置在相邻显示面板之间的接合部分（31）中的第一像素（34a，34b）小于设置在除了接合部分之外的部分中的第二像素（33a，33b）。 第一像素具有比第二像素更高的亮度。 在每个显示面板中，像素的尺寸在至少两个像素行上从接合部分向中心部分逐渐变大。

公开(公告)号：KR100707197B1

公开(公告)日：2007-04-13

申请号：KR1020050052724

申请日：2005-06-18

Applicant: 삼성전자주식회사

Inventor： 박영수 ,  김정우 ,  권장연 ,  유인경

IPC: H04B1/38

CPC classification number: H04M1/72527 ,  H04M1/0266

Abstract: 이동통신 단말기를 이용한 디스플레이 시스템이 개시된다. 이 시스템은 외부기기와 연결이 가능한 삽입부를 구비한 이동통신 단말기 및 이동통신 단말기의 삽입부에 삽입이 가능한 슬롯 형태의 연결부를 구비한 휴대용 디스플레이 디바이스를 구비하고, 상기 이동통신 단말기는 연속 및 불연속 데이터 전송방식 중 어느 한 방식에 의해, 화상 데이터를 상기 휴대용 디스플레이 디바이스로 전송하는 것을 특징으로 한다. 따라서, 본 발명에 따르면, 이동통신 단말기의 디스플레이 화면의 한계를 극복하여 화상을 보다 커다란 화면을 통해 디스플레이할 수 있도록 하며, 이동통신 단말기와 휴대용 디스플에이 디바이스의 연결단자를 최소화함으로써, 노이즈의 취약성을 극복하여 고해상도의 화상을 디스플레이 할 수 있도록 한다.

公开(公告)号：KR1020060131533A

公开(公告)日：2006-12-20

申请号：KR1020050052043

申请日：2005-06-16

Applicant: 삼성전자주식회사

Inventor： 이호년 ,  강성기 ,  오태식 ,  기인서 ,  이성의 ,  전영태 ,  김정우

IPC: H01L29/786

CPC classification number: H01L51/102 ,  H01L51/0022 ,  H01L51/0512 ,  H01L51/0516

Abstract: An organic TFT and a manufacturing method thereof are provided to reduce effectively a parasitic capacitance between a gate electrode and source/drain electrodes by using a laterally fine uniform overlap portion between the gate electrode and the source/drain electrodes. A gate electrode(22) is formed on a substrate(20). A gate insulating layer(24) is uniformly formed along an upper surface of the resultant structure. Source/drain electrodes(26,27) are formed at both sides of the gate electrode on the gate insulating layer. At this time, an overlap portion is laterally formed between the gate electrode and the source/drain electrodes. An organic semiconductor channel(28) is formed on the resultant structure to connect the source/drain electrodes with each other.

Abstract translation: 提供一种有机TFT及其制造方法，通过使用栅极电极和源极/漏极之间的横向精细均匀重叠部分，有效地减小栅电极和源极/漏电极之间的寄生电容。 栅电极（22）形成在基板（20）上。 栅极绝缘层（24）沿所得结构的上表面均匀地形成。 源极/漏极（26,27）形成在栅极绝缘层上的栅电极的两侧。 此时，在栅极电极和源极/漏极之间横向形成重叠部分。 在所得结构上形成有机半导体通道（28），以将源/漏电极彼此连接。

公开(公告)号：KR100652402B1

公开(公告)日：2006-12-01

申请号：KR1020050014087

申请日：2005-02-21

Applicant: 삼성전자주식회사

Inventor： 한정희 ,  김주형 ,  김정우 ,  전상훈 ,  정연석 ,  이승현

IPC: H01L27/115 ,  H01L21/8247 ,  B82Y10/00

CPC classification number: H01L29/42324 ,  H01L29/513 ,  H01L29/792

Abstract: 반도체 기판 상에 형성되는 게이트 구조물을 포함하는 비휘발성 메모리 소자가 개시된다. 게이트 구조물은, 반도체 기판 상의 제 1 절연막과, 제 1 절연막 상에 형성되고 전하 저장을 위한 스토리지 노드와, 스토리지 노드 상의 제 2 절연막과, 제 2 절연막 상의 제 3 절연막과, 제 3 절연막 상의 제어 게이트 전극을 포함한다. 또한, 제 2 절연막과 제 3 절연막 가운데 적어도 하나 이상의 유전 상수는 제 1 절연막의 유전 상수보다 크다.

公开(公告)号：KR1020060117024A

公开(公告)日：2006-11-16

申请号：KR1020050039727

申请日：2005-05-12

Applicant: 삼성전자주식회사

Inventor： 정연석 ,  김정우 ,  채희순 ,  김주형 ,  현재웅 ,  한정희

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/0466 ,  G11C16/04 ,  G11C29/50 ,  G11C29/50004

Abstract: A method for operating an SONOS(Silicon Oxide Nitride Oxide Silicon) memory device is provided to improve the efficiency of writing and erasing processes and to prevent the malfunction of the device by minimizing the decrease of an on-cell current. An SONOS memory device comprises a substrate(10), first and second doped regions(12,14) spaced apart from each other in the substrate, a gate oxide layer between the first and the second doped region on the substrate, a first trap layer on the gate oxide layer, an insulating layer on the first trap layer, and a gate electrode(22) on the insulating layer. While a data writing process is performed on the SONOS memory device, the first doped region, the second doped region, and the gate electrode are applied with a first voltage, a second voltage and a gate voltage, respectively.

Abstract translation: 提供了用于操作SONOS（氧化硅氮化物氧化物硅）存储器件的方法，以提高写入和擦除处理的效率，并且通过最小化单元电流的降低来防止器件的故障。 SONOS存储器件包括衬底（10），在衬底中彼此间隔开的第一和第二掺杂区（12,14），在衬底上的第一和第二掺杂区之间的栅极氧化层，第一陷阱层 在栅极氧化物层上，在第一陷阱层上的绝缘层和绝缘层上的栅电极（22）。 当在SONOS存储器件上进行数据写入处理时，第一掺杂区域，第二掺杂区域和栅电极分别被施加第一电压，第二电压和栅极电压。

公开(公告)号：KR1020060095819A

公开(公告)日：2006-09-04

申请号：KR1020050016936

申请日：2005-02-28

Applicant: 삼성전자주식회사

Inventor： 전상훈 ,  김정우 ,  황현상 ,  최상무

IPC: H01L27/115

CPC classification number: B82Y10/00 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/792 ,  H01L29/66833

Abstract: 본 발명은 금속 질화물을 트랩 사이트로 이용한 메모리 소자 및 그 제조 방법에 관한 것이다. 반도체 기판, 상기 기판에 형성된 제 1불순물 영역 및 제 2불순물 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 게이트 구조체는 금속 질화물을 트랩 사이트;를 포함하는 금속 질화물을 트랩 사이트로 이용한 메모리 소자 및 그 제조 방법을 제공한다.

公开(公告)号：KR1020060091655A

公开(公告)日：2006-08-21

申请号：KR1020050012921

申请日：2005-02-16

Applicant: 삼성전자주식회사

Inventor： 김정우 ,  이진호 ,  문용권

IPC: H04N3/02 ,  H04N3/16

CPC classification number: H04N5/126 ,  H04N9/3129

Abstract: 영상 신호 주사방법 및 장치가 개시된다. 이 방법은 영상신호를 주사하는 광 스캐너에 대한 구동 신호의 구동 주파수를 검출하는 단계, 영상신호에 대응하는 수직 동기신호 및 구동 주파수에 대응하는 수평 동기신호 사이의 한 프레임 당 동기신호 오차를 검출하는 단계, 동기신호 오차에 상응하여, 한 프레임 당 구동 주파수에 대응하는 수평 동기신호와 영상신호에 대응하는 수직 동기신호가 동기 되도록 수직 동기신호의 주파수를 조정하는 단계 및 구동 주파수에 대응하는 수평 동기신호 및 주파수가 조정된 수직 동기신호에 따라 영상신호를 주사하는 단계를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 따르면, 한 프레임마다 광 스캐너의 구동을 위한 구동 신호의 구동 주파수와 영상신호의 수직 구동신호의 주파수의 동기신호 오차를 검출하여, 검출된 오차만큼 영상 신호의 수직 동기신호를 조정함으로써, 영상의 화질 왜곡을 방지할 수 있도록 한다.

公开(公告)号：KR1020060091651A

公开(公告)日：2006-08-21

申请号：KR1020050012916

申请日：2005-02-16

Applicant: 삼성전자주식회사

Inventor： 이성의 ,  강성기 ,  오태식 ,  기인서 ,  이호년 ,  김정우

IPC: H05B33/26

CPC classification number: H01L51/5203 ,  H01L51/5278 ,  H01L27/3281 ,  H01L51/5012 ,  H01L2924/12044

Abstract: 교류구동이 가능한 패시브 매트릭스 유기발광소자가 개시된다. 유기발광소자는 제1상부전극과 제1하부전극 및 이들 사이에 마련된 제1유전막 및 다중 적층 구조의 제1발광층을 갖는 제1발광부와; 그리고 제1상부전극 상에 마련되는 것으로 상기 제1발광부의 제1상부전극에 적층되는 제2하부전극과 제2하부전극 위의 제2상부전극 그리고 제2하부전극과 제2상부 전극의 사이에 마련되는 제2유전막 및 다중 적층 구조의 제2발광 적층을 가지는 제2발광부;를 구비한다.
유기, 발광, EL, 패시브, 매트릭스, 교류, 캐패시터

公开(公告)号：KR1020060089262A

公开(公告)日：2006-08-09

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/3105 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NOR