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公开(公告)号：KR100311740B1
公开(公告)日：2001-10-12
申请号：KR1019990054279
申请日：1999-12-01
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: 본발명은 III족질화물(Group III-nitrides)의식각방법에있어서기존의방법으로식각되지않는 p-형의기판을식각할수 있도록하고식각의효율을개선한에너지대구부러짐을이용한반도체의광전화학적식각방법에관한것이다. 본발명은 III족질화물의기판에저항성접촉을형성한뒤 역바어스전압을인가하여식각용액과접촉된반도체기판표면에홀(hole)의전위우물을형성하여파장이짧은빛의조사에의해생성된홀이기판의표면에축적되도록하므로써기판의산화에기여하도록하여식각효율을높인다. 따라서본 발명은 p-GaN 의식각을가능하게할 뿐아니라 n-GaN 의식각율을높일수 있으며, 역바이어스전압을변화시킴으로써식각속도를조절할수 있다.
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公开(公告)号：KR1020010048979A
公开(公告)日：2001-06-15
申请号：KR1019990053886
申请日：1999-11-30
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: PURPOSE: A method for manufacturing a field effect transistor is provided to efficiently radiate a lot of quantity of heat generated in a channel layer, and to reduce parasitic inductance by a bonding wire. CONSTITUTION: A channel layer is formed on a semiconductor substrate. A source electrode, a drain electrode and a gate electrode are formed on the channel layer. An insulating layer is formed on the channel layer, the source electrode, the drain electrode and the gate electrode. A bump composed of a conductive material is formed on the source electrode so that a part of the bump is buried in the insulating layer and the rest of the bump is protruded from the insulating layer.
Abstract translation: 目的：提供一种用于制造场效应晶体管的方法，以有效地辐射在沟道层中产生的大量热量，并且通过接合线来减少寄生电感。 构成：在半导体衬底上形成沟道层。 在沟道层上形成源电极，漏电极和栅电极。 在沟道层，源电极，漏电极和栅电极上形成绝缘层。 在源电极上形成由导电材料构成的凸块，使得凸块的一部分埋在绝缘层中，其余的凸块从绝缘层突出。
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133.发明授权
公开(公告)号：KR100233830B1
公开(公告)日：1999-12-01
申请号：KR1019960035937
申请日：1996-08-28
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 E-MESFET와 D-MESFET 제조용 기판 구조 및 제조방법과 이를 이용한 E-MESFET와 D-MESFET의 구조 및 제조방법에 관한 것으로, 기판과 활성층 사이에 장벽층, 고농도로 도핑된 얇은 제2활성층과 저농도로 도핑된 두꺼운 제1활성층을 형성하고, 표면 캡층을 형성함으로써 기판 누설 전류를 감소시켜 출력 전력과 효율을 향상시키고, 항복 전압의 향상 및 선형성이 우수하고 낮은 상호 변조 왜곡 특성 등의 효과를 얻을 수 있으며, 이 기판을 이용하여 E-MESFET와 D-MESFET를 제작하고 T-형 게이트를 형성하여 잡음 특성을 개선할 수 있는 E-MESFET와 D-MESFET 기판 구조 및 제조방법과 이를 이용한 E-MESFET와 D-MESFET의 구조 및 제조방법이 개시된다.
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公开(公告)号：KR100218671B1
公开(公告)日：1999-09-01
申请号：KR1019960040112
申请日：1996-09-16
Applicant: 한국전자통신연구원
IPC: H04B7/005
Abstract: 본 발명은 무선 환경에서 고속 전송시 요구되는 주파수 선택적 레일레이 페이딩(Frequency Selectiv Rayleigh Fading : 무선 이동 통신 환경 하에서 지연퍼짐에 의해 발생하게 되는 페이딩)에 대한 보상 및 심볼간 간섭(ISI) 제거를 위한 주파수 선택적 레일레이 페이딩(Frequency Selectiv Rayleigh Fading) 보상 시스템에 관한 것이다.
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公开(公告)号：KR100171013B1
公开(公告)日：1999-03-30
申请号：KR1019950040298
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H04L27/34
Abstract: 본 심벌동기추출방법은 다단 직각진폭변조기에 있어서 종래에 비해 동기추출성능의 저하없이 계산량을 줄여 보다 간단하게 심벌동기를 추출할 수 있는 향상된 방법으로서, 본 방법은 데이타가 입력되면, 절대값을 취하는 단계; 입력된 데이타에 대한 동기값이 추출되었는 지를 판단하는 단계; 동기값이 추출되었으면 출력하는 단계; 동기값이 추출되지 않았으면, 심벌주기동안 최대치와 최소치를 구하는 단계; 심벌주기동안 구해진 최소치와 최대치를 기준으로 구해진 최대치와 최소치가 동기값을 추출할 수 있는 유효한 영역인지를 판단하는 단계; 판단결과, 유효한 영역에 해당되면, 구해진 최대치의 위치값이 이전 심벌의 최대치의 위치값과 동일한 지를 판단하는 단계; 판단결과, 동일하면, 카운트값을 증가시키는 단계; 증가된 카운트값과 소정의 임계값을 비교하여 소정의 임계값보다 증가된 카운트값이 크면 구해진 최대치의 위치값을 심벌의 동기값으로 추출하는 단계를 포함하여 수행된다.
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Patent Agency Ranking
公开(公告)号：KR100171012B1
公开(公告)日：1999-03-30
申请号：KR1019950043029
申请日：1995-11-22
Applicant: 한국전자통신연구원
IPC: H04L27/34
Abstract: 본 발명은 16 QAM(Quadrature amplituded modulation) 시스템의 DSP 보드를 이용한 송신패턴의 발생과 이의 파형 성형된 신호를 다른 DSP보드에서 수신하여 적절한 샘플링 포인트에서 선택된 심벌의 심벌오율을 실시간으로 구하기 위한 방법으로, 소정 비트의 직교 진폭 변조 시스템내 구비되어 있는 다수개의 신호처리 수단중 임의의 신호처리 수단으로 하여금 송신패턴을 발생시키되, 16 QAM의 16개의 심벌중에 어느 시간에 어떤 심벌을 전송할 것인가를 결정하고, 전송심벌들에 대하여 PN의 패턴을 적용하여 정해진 대역내에서 모든 주파수 특성을 갖게하여 형성된 데이타를 언사인드 롱(Unsigned Long)으로 선언된 테이블에 저장하고, 저장된 데이타를 아날로그 신호로 변환하여 전송하는 제1과정과, 송신되어지는 파형 생성된 신호의 적절한 샘플링 포인트를 유출해내는 알고리즘을 통해 샘플링된 심벌들을 다른 임의의 신호처리수단에서 수신하는 제2과정과, 수신된 파형신호를 설정된 포인트에서 선택된 심벌의 심벌오율을 실시간으로 계산하여 심벌동기를 매칭시키는 제3과정을 포함하는 것을 특징으로 하는 다단변복조 송수신 시스템에서의 심벌오율 측정방법.
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公开(公告)号：KR100160594B1
公开(公告)日：1999-02-01
申请号：KR1019950009258
申请日：1995-04-19
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/812
Abstract: 본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 금속-반도체 전계효과 트랜지스터(MESFET:metal-semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:high electron mobility transistor) 또는 이종접합 바이폴라 트랜지스터(HBT:hetero- junction bipolar transistor) 등과 같은 갈륨비소 화합물 반도체 소자에 있어서, 금속과 반도체 사이의 결합특성을 개선하여 게이트 전극의 누설전류를 자동으로 감소시키도록 하는 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 게이트 전극으로 사용되는 금속층을 형성하는 공정전에 웨이퍼의 표면을 황화암모늄[(NH
4 )
2 S
x ] 용액으로 유황처리하여 표면 상태 밀도를 낮추고, 페르미 준위 고정현상을 제거하는 공정을 포함하여, 상기 유황처리 공정에 의해 웨이퍼의 표면상태밀도가 낮아지고, 이에 따른 쇼� ��키 장벽높이가 의도하는 만큼 얻어질 수 있다.-
公开(公告)号：KR1019980079053A
公开(公告)日：1998-11-25
申请号：KR1019970016711
申请日：1997-04-30
IPC: H01L21/302
Abstract: 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.-
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公开(公告)号：KR100144821B1
公开(公告)日：1998-07-01
申请号：KR1019940010636
申请日：1994-05-16
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/8252
Abstract: 본 발명은 저전원전압으로 작동가능한 갈륨비소 반도체전력소자의 제조방법에 관한 것으로서, 그 제조방법은 반절연갈륨비소기판(70)상에 도핑되지 않은 제1갈륨비소버퍼층(10A)을 형성하는 공정과; 상기 제1갈륨비소버퍼층(10A)상에 초격자층(80)을 형성하는 공정과; 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)을 상기 초격자층(80)상에 형성하는 공정과; 상기 제2갈륨비소버퍼층(10B)상에 채널층(20)을 형성하는 공정과; 상기 채널층(20)상에 표면보호막(30)을 형성하는 공정과; 상기 표면보호막(30)을 선택적으로 제거하여 소오스/드레인형성용 콘택트홀을 형성하고 그리고 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 게이트형성용 콘택트홀을 형성하는 공정과; 상기 게이트형성용 콘택트홀내에 게이트(50)를 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인전극을 형성하는 공정과; 상기 소오스/드레인전극의 상부표면만 노출되도록 소정패턴의 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스/드레인전극상에만 금도금층을 형성하는 공정과; 상기 게이트, 소오스/드레인의 모두를 덮는 제2실리콘나이트라이드막(90B)를 도포하는 공정 및; 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함한다. 이 반도체전력소자는 기판위에 있는 버퍼층과 채널층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.
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