公开(公告)号：KR101113885B1

公开(公告)日：2012-03-06

申请号：KR1020110015241

申请日：2011-02-21

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  김장현 ,  장지수 ,  김상완

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  G11C13/0004 ,  H01L45/1233 ,  H01L45/146

Abstract: PURPOSE: A two-bit resistance memory device using an inverted staggered thin film transistor structure is provided to improve integration by forming a source electrode and a drain electrode to be asymmetrical. CONSTITUTION: A gate electrode(10) is formed on an insulating substrate. A gate insulating layer(20) is formed on the gate electrode. An active layer(30) is formed on the gate insulating layer. A resistance variable layer(40) is formed on the active layer. A source electrode(50) and a drain electrode(60) are formed on the resistance variable layer.

Abstract translation: 目的：提供使用反交错薄膜晶体管结构的2位电阻存储器件，以通过将源电极和漏电极形成为不对称来提高积分。 构成：在绝缘基板上形成栅电极（10）。 栅极绝缘层（20）形成在栅电极上。 在栅绝缘层上形成有源层（30）。 在有源层上形成电阻变化层（40）。 源电极（50）和漏电极（60）形成在电阻变化层上。

公开(公告)号：KR101117589B1

公开(公告)日：2012-02-20

申请号：KR1020100015280

申请日：2010-02-19

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115

Abstract: 본 발명은 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이에 관한 것으로, 복수개의 단결정 반도체층을 수직으로 적층한 스타 구조를 형성함에 있어, 2번의 절연막 교체 공정과 스페이서를 통한 식각공정을 함으로써, 공정 중에 각 반도체층을 충분히 지지하여 서로 달라붙지 않도록 하며, 단 한번의 사진식각 공정으로 각 층을 독립적으로 컨택할 수 있고, 불필요한 면적 소모를 줄여 어레이의 집적도를 최대한 높일 수 있는 효과가 있다.

公开(公告)号：KR101110355B1

公开(公告)日：2012-02-14

申请号：KR1020100030748

申请日：2010-04-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  조성재 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11565 ,  H01L27/11578

Abstract: 본 발명은 플래시 메모리 어레이와 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판에 복수개의 트렌치들을 형성하고, 각 트렌치에 바닥부터 절연막을 사이에 두고 도전성 물질을 반복 적층하여 차단 게이트 라인 및 복수개의 워드라인들을 형성함으로써, 차단 게이트 라인으로 각 워드라인이 2개의 메모리 셀을 구동할 수 있게 함은 물론 워드라인의 수직 적층으로 얼마든지 집적도를 높일 수 있고, 단결정 기판을 채널영역으로 사용하여 동작속도 및 셀간 전기적 특성의 균일도(uniformity)를 높일 수 있고, 공정비용을 획기적으로 줄일 수 있는 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법에 관한 것이다.

公开(公告)号：KR1020120012052A

公开(公告)日：2012-02-09

申请号：KR1020100073924

申请日：2010-07-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김상완

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L51/0048 ,  H01L29/08 ,  H01L29/66045 ,  H01L51/102

Abstract: PURPOSE: A transistor which uses carbon nano-tubes for a gate and a manufacturing method thereof are provided to electrically arrange a virtual source/drain with a second gate, thereby solving a problem according to a short channel effect. CONSTITUTION: A carbon nano-tube is arranged on the semiconductor substrate while placing a first insulating film(32) between the carbon nano-tube and the semiconductor substrate. A first gate(42) uses the carbon nano-tube. A second gate(62) is formed on the first gate by placing a second insulating film(52) between the first gate and the second gate. The second gate is formed by covering the first gate. An impurity doping layer(22,24) for source/drain contact is arranged on both sides of the semiconductor substrate by placing the second gate between the doping layer and the semiconductor substrate.

Abstract translation: 目的：提供一种使用碳纳米管作为栅极的晶体管及其制造方法，以使第二栅极电连接虚拟源极/漏极，从而根据短沟道效应来解决问题。 构成：在碳纳米管和半导体衬底之间放置第一绝缘膜（32），在半导体衬底上布置碳纳米管。 第一个门（42）使用碳纳米管。 通过在第一栅极和第二栅极之间放置第二绝缘膜（52），在第一栅极上形成第二栅极（62）。 第二栅极通过覆盖第一栅极而形成。 通过将第二栅极放置在掺杂层和半导体衬底之间，用于源/漏接触的杂质掺杂层（22,24）布置在半导体衬底的两侧。

公开(公告)号：KR101102406B1

公开(公告)日：2012-01-05

申请号：KR1020100056620

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 컨트롤 게이트의 절연막에 전하 저장층을 구비하여 여기에 전자(electron) 또는 홀(hole)을 주입함으로써, 소자의 oscillation 시작점을 조절할 수 있도록 하는 전하 저장층을 구비한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101069415B1

公开(公告)日：2011-09-30

申请号：KR1020107002621

申请日：2010-02-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 노아플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층되면서 각 워드라인을 따라 메모리 셀이 수평으로 나란하게 직렬로 형성되고, 각 층의 워드라인을 수직으로 교차하며 각 셀의 소스/드레인과 컨택하도록 비트라인이 형성되어, 수직으로 쌓아 올리며 얼마든지 메모리 용량을 늘릴 수 있는 적층형 노아플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

Abstract translation: 本发明涉及诺亚快闪存储器阵列和制造方法，并且更具体地，存储器单元沿系列作为垂直堆叠和形成在平行于所述水平每个字线和交叉各层的字线在垂直的方法 是位线形成，以接触每个单元的源极/漏极，本发明涉及任何数量的垂直堆叠olrimyeo层压以增加存储容量藜快闪存储器阵列及其制造方法。

公开(公告)号：KR101069361B1

公开(公告)日：2011-09-30

申请号：KR1020090062606

申请日：2009-07-09

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정업

IPC: H01L29/06 ,  H01L29/775

Abstract: 본 발명은 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 핀 형상의 채널영역 양측으로 제 1 게이트 절연막을 형성하고, 각 측면의 제 1 게이트 절연막 상에 채널을 따라 2개의 사이드 게이트와 컨트롤 게이트를 형성함으로써, 하나의 실리콘 핀에 2개의 양자점을 형성할 수 있고, 상기 사이드 게이트를 측벽 게이트로 형성함으로써, 컨트롤 게이트의 단면적을 얼마든지 줄일 수 있게 됨에 따라 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 되었으며, 양자점을 수직 채널에 형성함으로써, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 효과가 있다.
수직 채널, 양자점, 단전자 트랜지스터, SET

公开(公告)号：KR101037649B1

公开(公告)日：2011-05-27

申请号：KR1020080090354

申请日：2008-09-12

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 하나의 비트 라인이 추가될 때마다 2 비트씩 증가함으로써, 노아 어레이에서도 얼마든지 고집적화가 가능한 장점이 있고, 실리콘 핀 양쪽으로 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층을 동일 비트 라인으로 함으로써, 종래 실리콘 핀 양쪽에 형성된 비트간의 간섭(PCI) 문제점을 원천적으로 해결할 수 있고, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결할 수 있으며, 각 실리콘 핀의 가장 하부에 위치하며 분리되거나 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제는 더 이상 문제되지 않게 한 효과가 있다.
또한, 본 발명에 의한 어레이 제조방법은 단순히 질화막 등의 하드 마스크를 이용하여 실리콘 기판의 식각->이온 주입->어닐링 공정을 반복적으로 실시함으로써, 원하는 복수 개의 비트 라인들을 적층 할 수 있는 것이어서 공정이 간단하고 제조비용이 저렴한 효과가 있다.
수직 채널, 다중 비트 라인, 노아, 플래시 메모리, 어레이

公开(公告)号：KR101030974B1

公开(公告)日：2011-05-09

申请号：KR1020080081792

申请日：2008-08-21

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김윤

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법에 관한 것으로, 더욱 상세하게는 전도성 물질로 형성된 게이트 핀 양측에 각각 전하 저장 공간부를 사이에 두고 사각 기둥 모양의 실리콘 핀이 위치하고 상기 각 실리콘 핀 양단에 제 1 소스/드레인 및 제 2 소스/드레인이 형성된 구조를 가짐으로써, 하나의 게이트로 4비트 셀 동작이 가능한 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법에 관한 것이다.
수직 게이트, 4비트, 노아 플래시, 메모리

公开(公告)号：KR1020110005120A

公开(公告)日：2011-01-17

申请号：KR1020090062653

申请日：2009-07-09

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/2463

Abstract: PURPOSE: A NAND flash memory array including a stacked array structure and a method for manufacturing the same are provided to dramatically reduce the area of a word-line driving driver by driving multi-layered bit-lines using one word-line driver. CONSTITUTION: Bit-lines are formed by stacking one or more semiconductor layers(220b, 240b). Word-lines are separated from the bit-lines, and an insulting film(420) with a charge storage layer is interposed between the word-liens and the bit-lines. An interlayer insulating film(600) fills spaces between the word-lines. Dopant doping layers(224, 226) are formed at both sides of the word-lines. Memory cells are formed to cross the word-lines.

Abstract translation: 目的：提供包括堆叠阵列结构的NAND闪存阵列及其制造方法，以通过使用一个字线驱动器驱动多层位线来显着地减小字线驱动驱动器的面积。 构成：通过堆叠一个或多个半导体层（220b，240b）形成位线。 字线与位线分离，并且具有电荷存储层的绝缘膜（420）插入在字留置和位线之间。 层间绝缘膜（600）填充字线之间的空间。 掺杂掺杂层（224,226）形成在字线的两侧。 存储单元形成为跨越字线。