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公开(公告)号：KR1020000034004A
公开(公告)日：2000-06-15
申请号：KR1019980051099
申请日：1998-11-26
Applicant: 한국전자통신연구원
IPC: G11C7/06
CPC classification number: G11C11/22
Abstract: PURPOSE: A nonvolatile ferroelectric memory is provided to decrease the number of cycles which is authorized to a reference cell and extend operation life of a memory by constructing a memory array so that a reference cell word line, which is connected with a sense amplifier which is not selected, is not selected in read/write operation. CONSTITUTION: A memory cell and reference cells, which has one select transistor(MB) and one ferroelectric storage capacitor(Cs) respectively, are arrayed in a form of a matrix in a nonvolatile ferroelectric memory. The reference cell is operated only when both of a select signal of the corresponding reference cell and the reference cell word line(RWL) are authorized by having a logic gate in which an output end is connected to a gate of a select transistor of the reference cell(MB) and one input end is connected to a reference cell word line(RWL) and the other input end is connected to a selection signal of corresponding reference cell. According to this invention, because an information of the reference cell is read by turning on the selection transistor of the corresponding reference cell(MB) which is connected to the selected sense amplifier, the number of cycles of a voltage which is authorized to the reference cell decreases. So a total life of memory increases.
Abstract translation: 目的：提供非易失性铁电存储器，以减少授权给参考单元的周期数，并通过构造存储器阵列延长存储器的使用寿命，使得与读出放大器相连的参考单元字线 未选择，在读/写操作中未选择。 构成：分别具有一个选择晶体管（MB）和一个铁电存储电容器（Cs）的存储单元和参考单元在非易失性铁电存储器中以矩阵的形式排列。 参考单元仅在相应参考单元的选择信号和参考单元字线（RWL）都通过具有其输出端连接到参考的选择晶体管的栅极的逻辑门被授权时才被操作 单元（MB）和一个输入端连接到参考单元字线（RWL），另一个输入端连接到相应参考单元的选择信号。 根据本发明，由于通过接通与所选读出放大器连接的相应参考单元（MB）的选择晶体管来读取参考单元的信息，所以被授权给参考的电压的周期数 细胞减少。 所以记忆的总寿命增加。
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公开(公告)号：KR1019990084635A
公开(公告)日：1999-12-06
申请号：KR1019980016541
申请日：1998-05-08
Applicant: 한국전자통신연구원
IPC: H01L27/10
Abstract: 본 발명은 반도체 제조 분야에 관한 것으로, 특히 하나의 트랜지스터로 하나의 메모리 셀의 구성이 가능한 강유전체 트랜지스터 메모리 소자에 관한 것이다. 본 발명은 동작 전압을 감소시키며, 우수한 강유전체 특성을 확보할 수 있는 강유전체 트랜지스터 메모리 소자를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 강유전체 박막을 게이트 유전막으로 채택한 비파괴 독출형 전계효과 트랜지스터를 단위 셀로 하는 강유전체 트랜지스터 메모리 소자를 구현함에 있어서, 강유전체 박막과 기판 사이에 절연막/고유전체 박막을 채용하여 기판과의 계면 특성을 향상시키고 불순물의 상호 확산을 방지하며 동작 전압을 감소시킬 수 있다. 또한, 강유전체 박막과 기판 사이에 절연막/전도성 산화막을 채용하여 강유전체 박막의 결정 특성 및 피로(fatigue) 특성을 개선하였다. 이와 더불어 본 발명은 상기한 게이트 구조를 덮는 보호막을 채용하여 강유전체 박막을 이루는 원소의 휘발에 의한 소자의 열화를 방지하였다.
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公开(公告)号：KR1019980048923A
公开(公告)日：1998-09-15
申请号：KR1019960067577
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/8232
Abstract: 본 발명은 집속전극을 구비하는 전계방출 소자의 제조방법에 관한 것으로, 기판(1)상에 캐소우드 팁(7)을 형성하고, 게이트 절연막(8)과 전극용 금속막 또는 도전성막을 차례로 형성한 후, 상기 게이트 막을 CMP법으로 패터닝하여 캐소우드 팁(7)의 상측부를 소정의 폭으로 노출시켜 게이트 전극(6)을 정의하고, 노출된 기판상에 집속전극 절연막(10)과 집속전극 금속막 또는 도전성막(11a)을 형성한 후, 상기 집속전극 막(11a)을 CMP 법으로 패터닝하여 집속전극을 형성하고, 상기 집속전극(11)을 통하여 노출된 집속전극 절연막(10)과 게이트 절연막(6)을 식각하여 캐소우드 팁(7)을 공기중으로 노출시켜 전계 방출 소자를 제조한다.
이러한 본 발명의 전계 방출 소자는 캐소우드 팁과 게이트 전극 및 집속전극을 대칭적으로 형성시킬 수 있으며, 전자빔의 집속도를 향상시킬 수 있으므로 평판 디스플레이 제조시 고선명도의 소자를 제작할 수 있다.-
公开(公告)号：KR1019980019609A
公开(公告)日：1998-06-25
申请号：KR1019960037804
申请日：1996-09-02
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 전계방출 소자 제조방법에 관한 것으로, 기판을 두단계로 식각하여 팁을 마스킹층의 크기에 비해 높게 형성하여 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과 게이트의 간격을 조절할 수 있고, 게이트 절연막으로 열산화막과 CVD에 의한 박막을 적층하여 사용하여 열산화막의 절연 특성을 향상시켜 낮은 게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조방법이 개시된다.
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Patent Agency Ranking
公开(公告)号：KR100137593B1
公开(公告)日：1998-06-01
申请号：KR1019940028976
申请日：1994-11-05
Applicant: 한국전자통신연구원
IPC: H01L21/31 , H01L21/316
Abstract: 본 발명 반도체 소자제조용 절연막을 제조하기 위한 장치에 관한 것으로 특히 산화막 성장속도를 빠르게 할 뿐만아니라 저온에서도 박막 균일도가 우수한 산화막을 형성하거나 저온에서 열처리를 하기 위한 오존고압 산화방법에 관한 것이다.
종래의 열산화 방법은 800℃이하의 온도에서 열산화막을 성장시킬 경우 너무 성장속도가 느리며 공정이 어렵고, 600℃이하의 저온절연막 방법은 실리콘 기판과 산화막 사이의 계면을 불균일하고 전기적인 특성과 박막의 균일도가 좋지 못한 문제점 등이 발생하였다.
본 발명은 상술한 문제점들을 극복하기 위한 것으로 공정가스로 오존(O
3 )과 산소를 사용하고 여기에 자외선을 조사하므로써 산화속도를 증가시키고 보다 낮은 온도에서 양질의 산화막이 성장되도록 한 것이다.-
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公开(公告)号：KR1019960008904B1
公开(公告)日：1996-07-05
申请号：KR1019920025029
申请日：1992-12-22
IPC: H01L21/316
Abstract: The silicone dioxide film is prepared by introducing a mixed gas of 1-3% trichloroethane or trichloroethylene and oxygen or ozone into the oxidizing furnace for the lost 2-3mins. of oxidation process when the oxide film(2) with a 100nm thickness is formed on a silicone wafer(1) in the quartz tube at 900deg.C, and then accumulating chlorine atoms at the interface of silicone wafer(1) and silicone dioxide film(2). The obtained oxide film has no alkali metal like Na and pin-hole on silicone wafer.
Abstract translation: 通过将1-3％三氯乙烷或三氯乙烯和氧气或臭氧的混合气体引入氧化炉中来制备二氧化硅膜，损失2-3分钟。 当石英管中的硅晶片（1）在900℃下形成厚度为100nm的氧化物膜（2），然后在硅晶片（1）的界面和二氧化硅膜上积聚氯原子时，进行氧化处理 （2）。 得到的氧化膜在硅晶片上不具有钠和针孔等碱金属。
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公开(公告)号：KR1019960002694A
公开(公告)日：1996-01-26
申请号：KR1019940014063
申请日：1994-06-21
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 다결정실리콘 박막트랜지스터의 제조방법에 관한 것으로서, 종래에 다결정실리콘의 결정립 결함이 많고 열처리시간이 길어 제조생산성이 낮은 문제점을 해결하기 위하여 본 발명에서는 투명 절연기판(10)상에 비정질실리콘 박막(20')은 증착하는 공정(a)과, 이 비정질실리콘 박막(20')을 비활성기체 또는 활성기체중의 적어도 하나의 기체 또는 이 기체들중 적어도 2종류 이상의 혼합기체로 이루어진 상압이상 및 고압전기로에서 고상결정화시켜 다결정실리콘 박막(20)을 형성하는 공정(b)과, 이 다결정실리콘 박막(20)을 리소그래피와 식각을 이용하여 다결정실리콘 활성영역(20)을 형성하는 공정(c)과, 이 위에 게이트실리콘 산화막(30) 및 게이트 다결정실리콘(40)을 순차로 형성한 후 불순물 이온주입을 하여 소오스와 드레인(50)을 형성하는 공정(d) 과, 상기 소오스와 드레인(50)상에 금속막을 증착하여 금속전극(70)을 형성하는 공정(e)을 제공함으로써 다결정실리콘의 결정립계 결함을 감소시켜 고성능의 박막트랜지스터를 제작할 수 있을뿐만 아니라, 제조공정 시간도 줄일 수 있다.
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