公开(公告)号：KR1020040046277A

公开(公告)日：2004-06-05

申请号：KR1020020074122

申请日：2002-11-26

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  문재경 ,  김해천

IPC: H01L21/336

CPC classification number: H01L29/66462 ,  H01L29/42316 ,  H01L29/8128

Abstract: PURPOSE: A semiconductor device having a T-type gate electrode and a manufacturing method thereof are provided to be capable of preventing the deterioration of device characteristics and reducing the parasitic capacitance between a gate electrode and a source electrode. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(100), a source and drain electrode(122,124) formed on the semiconductor substrate for forming an ohmic contact with the semiconductor substrate, and a T-type gate electrode(150) between a source and a drain electrode on the semiconductor substrate. The semiconductor device further includes an insulating layer(110a) located between the gate electrode, the source electrode, and the drain electrode. Preferably, the insulating layer is made of a silicon nitride layer(112a) and a silica aerogel layer(114a). Preferably, the thickness of the silica aerogel layer is larger than that of the silicon nitride layer.

Abstract translation: 目的：提供具有T型栅极的半导体器件及其制造方法，以能够防止器件特性的劣化，并降低栅电极和源电极之间的寄生电容。 构造：半导体器件设置有半导体衬底（100），形成在半导体衬底上用于与半导体衬底形成欧姆接触的源电极和漏电极（122,124）以及在半导体衬底之间的T型栅电极（150） 源极和漏电极。 半导体器件还包括位于栅电极，源电极和漏电极之间的绝缘层（110a）。 优选地，绝缘层由氮化硅层（112a）和二氧化硅气凝胶层（114a）制成。 优选地，二氧化硅气凝胶层的厚度大于氮化硅层的厚度。

公开(公告)号：KR1020040034077A

公开(公告)日：2004-04-28

申请号：KR1020020064135

申请日：2002-10-21

Applicant: 한국전자통신연구원

Inventor： 장우진 ,  윤형섭 ,  김해천 ,  조경익

IPC: H01L21/60

CPC classification number: H01P5/107 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01P11/002 ,  H01L2924/00014

Abstract: PURPOSE: A waveguide type package and a manufacturing method thereof are provided to be capable of decreasing process time for reducing fabrication cost. CONSTITUTION: A waveguide type package is provided with an upper housing and a lower housing(300). At this time, the lower housing includes a pair of waveguides(310a,310b) for being inputted and outputted with an RF(Radio Frequency) signal and a semiconductor chip(350) loaded on its center portion between the pair of waveguides. At the time, the semiconductor chip includes an input strip part and an output strip part for transmitting the RF signal. The upper and lower housing are connected with each other. Preferably, a dummy PCB(Printed Circuit Board) is located between the semiconductor chip and the lower housing.

Abstract translation: 目的：提供一种波导型封装及其制造方法，能够缩短处理时间，降低制造成本。 构成：波导型封装设置有上壳体和下壳体（300）。 此时，下壳体包括用RF（射频）信号输入和输出的一对波导（310a，310b），以及装载在该对波导之间的中心部分的半导体芯片（350）。 此时，半导体芯片包括用于发送RF信号的输入条部分和输出条部分。 上下壳体相互连接。 优选地，虚设PCB（印刷电路板）位于半导体芯片和下壳体之间。

公开(公告)号：KR1020030092748A

公开(公告)日：2003-12-06

申请号：KR1020020030540

申请日：2002-05-31

Applicant: 한국전자통신연구원

Inventor： 남은수 ,  임종원 ,  김해천

IPC: H01L29/737

Abstract: PURPOSE: An optical receiver is provided to improve reception sensitivity and an amplification characteristic by integrating a waveguide-type optical detector and a n+InP/p+InGaAs/n-InGaAs/n+InGaAs heterojunction bipolar transistor(HBT) on a half-insulated substrate wherein a pn junction is formed in the waveguide-type optical detector and the HBT amplifies an electrical signal converted by the optical detector. CONSTITUTION: A p+InGaAs layer(202), a p+InAlAs layer(203), an n+InAlAs layer(204) and an n+InGaAs sub-collector layer(205) are stacked in a predetermined region on the half-insulated InP substrate(201). An n-InGaAs layer and a p+InGaAs base layer are stacked in a predetermined region on the n+InGaAs sub-collector layer to transfer high speed current. An n+InP emitter layer and an n+InGaAs ohmic layer are stacked in a predetermined region on the p+InGaAs base layer. An emitter electrode(212) is formed on the n+InGaAs ohmic layer. A base electrode(213) is formed in a predetermined region on the p+InGaAs base layer. A collector electrode(214) is formed in a predetermined region on the n+InGaAs sub-collector layer.

Abstract translation: 目的：提供一种光接收器，用于通过将波导型光学检测器和n + InP / p + InGaAs / n-InGaAs / n + InGaAs异质结双极晶体管（HBT）集成在半导体器件上来提高接收灵敏度和放大特性， 绝缘基板，其中在波导型光学检测器中形成pn结，并且HBT放大由光学检测器转换的电信号。 构成：在半导体层的预定区域中层叠p + InGaAs层（202），p + InAlAs层（203），n + InAlAs层（204）和n + InGaAs副集电极层（205） 绝缘InP衬底（201）。 将n-InGaAs层和p + InGaAs基层层叠在n + InGaAs副集电极层上的预定区域中以传送高速电流。 在p + InGaAs基层上的预定区域中堆叠n + InP发射极层和n + InGaAs欧姆层。 在n + InGaAs欧姆层上形成发射电极（212）。 在p + InGaAs基层的规定区域形成有基极（213）。 集电极（214）形成在n + InGaAs副集电极层的规定区域中。

公开(公告)号：KR100402784B1

公开(公告)日：2003-10-22

申请号：KR1020000080881

申请日：2000-12-22

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  김해천 ,  양전욱

IPC: H01L21/18

Abstract: PURPOSE: A semiconductor device for a low temperature measurement is provided to improve a size and an economic cost by using a GaAs substrate. CONSTITUTION: A semiconductor device for a low temperature measurement comprises a GaAs semi-insulating substrate(1), a channel layer(2) formed by implanting Si ions in the GaAs semi-insulating substrate(1), ion implanting parts(3a,3b) respectively connected to both ends of the channel layer(2) for implanting ions to the channel layer(2), first resistive electrode parts(4a,4b) respectively connected with the ion implanting parts(3a,3b), an interlayer dielectric(5) connected to the resistive electrode parts(4a,4b) for enclosing the channel layer(2), a second electrode(6) formed on the interlayer dielectric(5), and a transistor(7) having a different function formed on the GaAs semi-insulating substrate(1).

Abstract translation: 目的：提供一种用于低温测量的半导体器件，以通过使用GaAs衬底来改善尺寸和经济成本。 用于低温测量的半导体器件包括GaAs半绝缘衬底（1），通过在GaAs半绝缘衬底（1）中注入Si离子形成的沟道层（2），离子注入部分（3a，3b） ）分别连接到用于将离子注入沟道层（2）的沟道层（2）的两端，分别与离子注入部分（3a，3b）连接的第一电阻电极部分（4a，4b），层间电介质 （5）上形成的第二电极（6），以及形成在所述层间电介质（5）上的具有不同功能的晶体管（7），所述电阻电极部分（4a，4b） GaAs半绝缘衬底（1）。

公开(公告)号：KR100396919B1

公开(公告)日：2003-09-02

申请号：KR1020000082809

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 박민 ,  문재경 ,  임종원 ,  남은수 ,  김해천

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a semiconductor integrated device is provided to integrate a digital integrated circuit(IC), an analog IC and a radio frequency(RF) IC, by embodying an AlGaAs/GaAs heterojunction bipolar transistor(HBT) semiconductor integrated device for ultrahigh frequency telecommunication. CONSTITUTION: A base region is formed in a predetermined region of a semiconductor substrate(31). The first insulation layer is formed in a defined base region and on the entire substrate. An emitter region is formed in the first insulation layer in the base region. An emitter electrode is formed in the emitter region. A base electrode is formed on the base region. A collector region is formed in the first insulation layer to fabricate a collector electrode. A predetermined region of the emitter electrode and collector electrode is exposed to form the first metal interconnection. The second insulation layer planarized by the first metal interconnection process is formed. A contact hole is formed in the second insulation layer and a metal interconnection is deposited. The metal interconnection is lifted off to form the second metal interconnection connected to the first metal interconnection.

Abstract translation: 本发明提供了一种用于制造半导体集成器件的方法，该器件通过包含AlGaAs / GaAs异质结双极晶体管（HBT）半导体集成器件来集成数字集成电路（IC），模拟IC和射频（RF）IC 超高频电信。 构成：在半导体衬底（31）的预定区域中形成基极区域。 第一绝缘层形成在限定的基底区域中并且形成在整个基底上。 发射极区域形成在基极区域中的第一绝缘层中。 发射极电极形成在发射极区域中。 基极形成在基极区域上。 集电极区域形成在第一绝缘层中以制造集电极。 发射极电极和集电极电极的预定区域被暴露以形成第一金属互连。 形成通过第一金属互连工艺平坦化的第二绝缘层。 在第二绝缘层中形成接触孔并沉积金属互连。 金属互连被提起以形成连接到第一金属互连的第二金属互连。

公开(公告)号：KR1020030056332A

公开(公告)日：2003-07-04

申请号：KR1020010086533

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  박민 ,  문재경 ,  형창희 ,  지홍구 ,  안호균

IPC: H01L27/04

CPC classification number: H01L29/7785

Abstract: PURPOSE: A PHEMT(Pseudomorphic High Electron Mobility Transistor) power device and a method for manufacturing the same are provided to be capable of using a single power supply, improving linearity, and increasing breakdown voltage. CONSTITUTION: A GaAs buffer layer(12), an AlGaAs/GaAs superlattice layer(14), an undoped AlGaAs layer(16) having a wide band gap, the first silicon doped layer(20), the first spacer(22), an InGaAs electron moving layer(24), the second spacer(26), the second silicon doped layer(28), a lightly doped AlGaAs layer(30), and an undoped GaAs capping layer(32) are sequentially formed on a GaAs semi-insulating substrate(10). A source and drain electrode(42,44) are located on the undoped GaAs capping layer for the ohmic contact between the undoped GaAs capping layer and the source and drain electrode. A gate electrode(60) is located on the lightly doped AlGaAs layer through the undoped GaAs capping layer.

Abstract translation: 目的：提供PHEMT（伪态高电子迁移率晶体管）功率器件及其制造方法，以能够使用单个电源，提高线性度和增加击穿电压。 构成：GaAs缓冲层（12），AlGaAs / GaAs超晶格层（14），具有宽带隙的未掺杂的AlGaAs层（16），第一硅掺杂层（20），第一间隔物（22）， 在GaAs半导体层上依次形成InGaAs电子移动层（24），第二间隔物（26），第二硅掺杂层（28），轻掺杂AlGaAs层（30）和未掺杂的GaAs覆盖层（32） 绝缘基板（10）。 源极和漏极（42,44）位于未掺杂的GaAs覆盖层上，用于未掺杂的GaAs覆盖层与源极和漏极之间的欧姆接触。 栅电极（60）通过未掺杂的GaAs覆盖层位于轻掺杂的AlGaAs层上。

公开(公告)号：KR100238417B1

公开(公告)日：2000-01-15

申请号：KR1019970016711

申请日：1997-04-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  김해천 ,  이재진

IPC: H01L21/302

Abstract: 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.

公开(公告)号：KR100204579B1

公开(公告)日：1999-06-15

申请号：KR1019960053212

申请日：1996-11-11

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  윤광준 ,  문재경 ,  이재진

IPC: H01L21/335

Abstract: 본 발명은 GaAs HEMT 소자 제조 방법에 관한 것으로, 소자 특성의 균일도가 저하되며 수율이 떨어지는 종래의 선택적 식각 방법의 문제점을 해결하기 위하여 AlGa As층에 도핑을 하고 두께를 증가시킨 에피구조를 사용하며, AlGaAs 및 GaAs에서 에칭속도가 비슷한 인산계 에칭용액을 사용하여 HEMT의 게이트 리세스 에칭을 실시하여 소자 특성의 균일도를 향상시키고 수율을 높일 수 있는 GaAs HEMT 소자 제조 방법이 제시된다.

公开(公告)号：KR1019990025780A

公开(公告)日：1999-04-06

申请号：KR1019970047556

申请日：1997-09-18

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  이재진 ,  김해천

IPC: H01L29/778 ,  H01L29/812

Abstract: 본 발명은 낮은 무릅전압과 출력 컨덕턴스, 높은 항복전압과 트랜스 컨덕턴스를 갖도록하여 출력 및 효율 특성이 우수하여 저전압 구동의 이동통신용 전력소자에 적합한 갈륨비소 MESFET의 에피택셜 기판 구조에 관한 것으로서, 도핑되지 않은 갈륨비소 버퍼층과 상기 버퍼층의 중간 부분에 Al
X Ga
1-X As/GaAs의 초격자층을 각각의 두께가 3 nm로 수십층을 형성하고, 상기 도핑되지 않은 갈륨비소 버퍼층 위에 중간 농도로 도핑된 채널층과 저농도로 도핑된 채널층을 차례로 적층하고, 그 위에 도핑되지 않은 갈륨비소층을 표면층으로 형성한 것이다.

公开(公告)号：KR100163744B1

公开(公告)日：1998-12-01

申请号：KR1019950028615

申请日：1995-09-01

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  이종람 ,  김해천

IPC: H01L29/40

Abstract: 본 발명은 T형 게이트 전극의 형성 방법에 관한 것으로, 화합물 반도체 기판 상에 절연막을 형성하는 공정과, 상기 반도체 기판의 소정 부분이 노출되도록 절연막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 소오스 및 드레인 전극 사이 소정 부분의 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 공정과, 상기 반도체 기판의 노출된 부분을 제외한 상기 소오스 및 드레인 전극과 상기 절연막의 상부에 역경 사진 측면을 갖는 감광막 패턴을 형성하고 증착에 의해 T형 게이트를 형성한 후 상기 감광막 패턴을 제거하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극을 노출시키고 공기 다리가 형성될 부분은 상기 절연막이 노출되지 않도록 소정 깊이 패터닝된 감광막 패턴을 형성하는 공정과, 상기 소오스 및 드레인 전극과 � ��이트 전극의 상부에 도전성 금속으로 오믹 패드와 게이트 저저항부를 형성함과 동시에 상기 소정 깊이 패터닝된 부분에 공기 다리를 형성하는 공정을 구비한다.
따라서, 게이트 전극은 게이트 저저항부의 두께만큼 단면적을 증가시켜 저항 값을 저하시켜 잡음 지수를 감소시키면서 이득을 증가시킬 수 있다.