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公开(公告)号：CN112673715B
公开(公告)日：2025-03-07
申请号：CN201980058937.5
申请日：2019-09-05
Applicant: 株式会社力森诺科
IPC: H05K3/12 , B22F1/052 , B22F1/10 , H01L21/60 , H01L23/12 , H05K3/28 , H05K3/34 , B23K35/26 , C22C12/00 , C22C13/00 , C22C28/00
Abstract: 本发明涉及一种电子零件及电子零件的制造方法。本发明的电子零件的制造方法，包括：第一步骤，在聚合物成形体上以规定的图案涂布含有金属粒子的金属膏而形成金属膏层；第二步骤，通过烧结金属粒子而形成金属配线；第三步骤，在金属配线上涂布含有焊料粒子及树脂成分的焊料膏而形成焊料膏层；第四步骤，在焊料膏层上配置电子元件；以及第五步骤，对焊料膏层进行加热，形成接合金属配线与电子元件的焊料层，并且形成被覆焊料层的至少一部分的树脂层。
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公开(公告)号：CN119096353A
公开(公告)日：2024-12-06
申请号：CN202380036145.4
申请日：2023-08-31
Applicant: 株式会社力森诺科
Abstract: 公开一种制造半导体封装件的方法，其包括：准备中间结构体的步骤，所述中间结构体具有：基材，具有第一主面及其背面侧的第二主面；及再配线层，设置于第一主面上，且具有绝缘树脂层及配线，所述中间结构体中，基材具有包含从第一主面贯穿至第二主面的贯穿部的树脂部，配线层形成有具有贯穿部露出的底面的沟槽；及形成多个配线结构体的步骤，所述多个配线结构体具有沿着沟槽切断贯穿部从而被分割的基材。
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公开(公告)号：CN116368609A
公开(公告)日：2023-06-30
申请号：CN202080104584.0
申请日：2020-07-28
Applicant: 株式会社力森诺科
IPC: H01L23/12
Abstract: 本发明所涉及的布线基板的制造方法包括：(A)在支撑基板上形成第1绝缘材料层的工序；(B)在第1绝缘材料层形成第1开口部的工序；(C)在第1绝缘材料层上形成种子层的工序；(D)在种子层的表面上设置抗蚀剂图案的工序；(E)形成包括焊盘和布线的布线部的工序；(F)去除抗蚀剂图案的工序；(G)去除种子层的工序；(H)对焊盘的表面实施第1表面处理的工序；(I)形成第2绝缘材料层的工序；(J)在第2绝缘材料层形成第2开口部的工序；(K)对焊盘的表面实施第2表面处理的工序；及(L)将第2绝缘材料层加热至第2绝缘材料层的玻璃化转变温度以上的温度的工序。
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公开(公告)号：CN116325127A
公开(公告)日：2023-06-23
申请号：CN202180067236.5
申请日：2021-09-29
Applicant: 株式会社力森诺科
IPC: H01L23/12
Abstract: 本发明提供一种配线基板(20)的制造方法，其具备：准备结构体(1a)的工序，该结构体在表面设置有铜层(2)的支撑体(1)上安装有树脂片(3)，该树脂片在有机树脂中配置了玻璃纤维布；在树脂片(3)的表面侧且不存在玻璃纤维布的第1树脂层区域(4)通过准分子激光形成凹部(7)的工序；形成开口部(8)的工序，该开口部从树脂片(3)的表面到达支撑体(1)上的铜层(2)；以及通过在凹部(7)及开口部(8)形成铜层(10～12)而形成配线层(13)的工序。
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公开(公告)号：CN119156891A
公开(公告)日：2024-12-17
申请号：CN202380033082.7
申请日：2023-02-15
Applicant: 株式会社力森诺科
Abstract: 配线基板的制造方法包括：在支撑体上形成抗蚀剂层的工序；对抗蚀剂层进行曝光的工序；对被曝光的抗蚀剂层进行显影以在抗蚀剂层上形成开口的工序；在开口内形成金属配线的工序；及在形成金属配线之后去除抗蚀剂层的工序。在对抗蚀剂层进行曝光的工序中，将与金属配线对应的配线用曝光图案和不与金属配线对应的虚设曝光图案曝光到抗蚀剂层上。虚设曝光图案的至少一部分位于从配线用曝光图案的端部起200μm以内的区域中。
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Patent Agency Ranking
公开(公告)号：CN119156693A
公开(公告)日：2024-12-17
申请号：CN202280095459.7
申请日：2022-11-28
Applicant: 株式会社力森诺科
IPC: H01L21/50 , H01L21/60 , H01L25/065 , H01L25/18 , H10B80/00
Abstract: 层叠体的制作方法包括：在第1支撑基板上形成包括第1热固性树脂及第1无机氧化物粒子的第1绝缘层的工序；及贴合第1绝缘层的第1表面和包括第2热固性树脂的第2绝缘层的第2表面的工序。在该制作方法中，第2绝缘层中实质上不包括无机氧化物粒子或包括含量比第1绝缘层中所包括的第1无机氧化物粒子少的第2无机氧化物粒子。
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公开(公告)号：CN119032415A
公开(公告)日：2024-11-26
申请号：CN202380034012.3
申请日：2023-02-22
Applicant: 株式会社力森诺科
IPC: H01L21/02 , H01L21/3205 , H01L21/768 , H01L23/522 , H01L23/532 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/00 , H10B80/00
Abstract: 一种半导体装置的制造方法，其包括：准备具有第1支撑基板、第1绝缘膜、设置于第1绝缘膜的第1凹部内的第1电极的第1基板的工序；准备具有第2支撑基板、第2绝缘膜、设置于第2绝缘膜的第2凹部内的第2电极的第2基板的工序；贴合第1基板的第1绝缘膜与第2基板的第2绝缘膜的工序；及接合第1基板的第1电极与第2基板的第2电极的的工序。第1绝缘膜包含有机绝缘膜。第1电极包含：第1电极主体，设置于第1凹部内；第1阻挡金属，设置于第1凹部的内面及底面中的至少一者且覆盖第1电极主体的一部分；及第2阻挡金属，在第1凹部的开口侧覆盖第1电极主体的表面。第1绝缘膜与第1阻挡金属的黏合强度为30MPa以上。
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公开(公告)号：CN117461126A
公开(公告)日：2024-01-26
申请号：CN202280041186.8
申请日：2022-06-15
Applicant: 株式会社力森诺科
IPC: H01L23/12
Abstract: 本发明提供一种配线基板的制造方法，其包括：工序(I)，在支撑基板的表面上形成绝缘材料层；工序(II)，在绝缘材料层的表面上通过无电解镀铜形成第一导电层；工序(III)，形成贯通第一导电层及绝缘材料层的第一开口部；工序(IV)，在第一导电层的表面上、第一开口部的底面上及侧面上通过无电解镀铜形成第二导电层；工序(V)，在第二导电层的表面上形成具有与第一开口部连通的第二开口部的抗蚀剂图案；及工序(VI)，通过电解镀铜将含铜的导电材料填充到第一开口部及第二开口部。
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公开(公告)号：CN117296144A
公开(公告)日：2023-12-26
申请号：CN202180098108.7
申请日：2021-05-21
Applicant: 株式会社力森诺科
IPC: H01L23/12
Abstract: 一种半导体装置的制造方法，其包括：在基板上形成具有槽部的第1有机绝缘层的工序；以在槽部填充导电性材料的方式，在第1有机绝缘层上形成具有导电性材料的导电层的工序；去除第1有机绝缘层上的导电层部分，获取具有包含填充在槽部内的导电性材料而构成的第1配线层及第1有机绝缘层的第1配线结构体的工序；提供具有第2有机绝缘层及第2配线层的第2配线结构体的工序；及使第1配线层及第2配线层以相对应的方式进行位置对准并且将第1配线结构体及第2配线结构体加压而层叠的工序。在层叠的工序中，第1配线层与第2配线层接合，并且第1有机绝缘层与第2有机绝缘层接合。
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