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公开(公告)号：WO2020111752A3
公开(公告)日：2020-06-04
申请号：PCT/KR2019/016418
申请日：2019-11-27
Applicant: 성균관대학교산학협력단
IPC: H01L45/00
Abstract: 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극상에 형성된 절연층, 절연층 상에 형성된 소스 전극 물질층, 절연층 상에 형성되고, 소스 전극 물질층과 이종 접합하도록 형성된 반도체 물질층, 소스 전극 물질층 상에 형성된 소스 전극 및 반도체 물질층 상에 형성된 드레인 전극을 포함하되, 소스 전극 물질층은 게이트 전극을 통해 인가되는 게이트 전압에 따라 일함수가 조절되는 것이고, 게이트 전압의 크기에 따라 부성 미분 전달컨덕턴스 특성을 나타내는 것이다.
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公开(公告)号：WO2020050588A1
公开(公告)日：2020-03-12
申请号：PCT/KR2019/011325
申请日：2019-09-03
Applicant: 성균관대학교산학협력단
Abstract: 본 발명의 제 1 측면에 따른 크로스바 메모리 구조를 이용한 뉴로모픽 소자는 제 1 방향으로 서로 나란하게 연장 형성된 복수의 게이트 전극들, 제 1 방향으로 서로 나란하게 연장 형성된 복수의 드레인 전극들, 게이트 전극들과 드레인 전극들 사이에서 제 1 방향과 교차하도록 배치되며, 서로 나란하게 연장 형성된 복수의 소스 전극들, 게이트 전극들과 소스 전극들의 교차지점에, 소스 전극과 인접한 순서에 따라 순차적으로 적층된 터널링 절연막, 전하 저장층 및 게이트 절연막들, 드레인 전극들과 소스 전극들의 교차지점에서, 채널 층으로서 이종 접합된 n형 반도체층 및 P 형 반도체층들을 포함하거나, n형 또는 P 형의 단일 반도체층을 포함하되, 소스 전극들은 시냅스 전 뉴런 연결단자로서 기능하고, 드레인 전극들은 시냅스 후 뉴런 연결단자로서 기능하며, 게이트 전극은 전하 저장층에 저장되는 전하량을 조절하여 시냅스 가중치를 조절하는 기능을 수행한다.
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公开(公告)号：WO2020045919A1
公开(公告)日：2020-03-05
申请号：PCT/KR2019/010842
申请日：2019-08-26
Applicant: 성균관대학교산학협력단
IPC: H01L21/768 , H01L29/417 , H01L29/423
Abstract: 본 발명의 제 1 측면에 따른 반도체 소자는 반도체층 및 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되, 반도체층은 금속 전극의 일부가 삽입되는 삽입부를 포함하고, 반도체층의 삽입부는 반도체층의 표면으로부터 소정의 깊이 만큼 함몰된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 금속 전극의 일부는 금속 전극의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 삽입부의 패턴과 대응하는 패턴을 가진 것이다.
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公开(公告)号：WO2017164617A1
公开(公告)日：2017-09-28
申请号：PCT/KR2017/003017
申请日：2017-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC classification number: H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
Abstract: 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.
Abstract translation: 根据本发明实施例的负差动电阻器件包括衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 并且捕获层位于第一半导体层和第二半导体层的接触区域之间，其中捕获层是氧化物层并且在负差示电阻器件的操作期间载流子被捕获在捕获层中。
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Patent Agency Ranking
公开(公告)号：KR102234174B1
公开(公告)日：2021-04-01
申请号：KR1020190113760
申请日：2019-09-16
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L21/02 , H01L29/51
Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.
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公开(公告)号：KR102102252B1
公开(公告)日：2020-04-20
申请号：KR1020180039526
申请日：2018-04-05
Applicant: 성균관대학교산학협력단
IPC: H01L21/8238 , H01L29/737 , H01L29/66 , H01L29/43 , H01L21/3205
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公开(公告)号：KR102256017B1
公开(公告)日：2021-05-24
申请号：KR1020140010889
申请日：2014-01-28
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: H01L21/265 , H01L21/84
Abstract: 2차원반도체의도핑방법이개시된다. 개시된 2차원반도체의도핑방법은기판상에반도체층을형성하는단계와, 상기반도체층에이온을주입하는단계와, 상기반도체층상에 2차원반도체또는유기물반도체로이루어진도프층을형성하는단계와상기기판을열처리하여상기반도체층의상기이온을상기도프층으로확산시켜서상기도프층을도핑하는단계를포함한다.
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公开(公告)号：KR102253452B1
公开(公告)日：2021-05-18
申请号：KR1020180121014
申请日：2018-10-11
Applicant: 성균관대학교산학협력단
IPC: B41M5/382 , C08L101/00 , C08L83/04
Abstract: 본발명의일 실시예에따른반데르발스힘을이용한박막필름전사방법은 (a) 제1 표면에너지를갖는고분자기재를형성하는단계; (b) 제2 표면에너지를갖는중합체층을형성하는단계; (c) 고분자기재상에박막물질을박리하는단계; (d) 중합체층을이용하여고분자기재상에박리된박막물질을제1 기판에전사하는단계; 및 (e) 제1 기판에전사된박막물질을제2기판에전사하는단계를포함하되, 제1 표면에너지보다제2 표면에너지가큰 것이다.
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公开(公告)号：KR1020210032240A
公开(公告)日：2021-03-24
申请号：KR1020190113760
申请日：2019-09-16
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L21/02 , H01L29/51
Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.
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