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公开(公告)号：KR1020160033859A
公开(公告)日：2016-03-29
申请号：KR1020140124422
申请日：2014-09-18
Applicant: 삼성전자주식회사
CPC classification number: G06K7/10128
Abstract: 본발명의실시예에따른카드와무선통신하는카드리더기는, 상기카드를검출하기위한제1 검출펄스를발생하는제1 펄스발생부, 상기카드를검출하기위한복수의제2 검출펄스, 또는상기카드와통신하기위한복수의통신펄스를발생하는제2 펄스발생부및 상기제1 검출펄스또는상기복수의제2 검출펄스에의해검출되는카드를감지하기위한카드검출부를포함하되, 상기제2 펄스발생부는상기제1 검출펄스를통해상기카드가감지되지않는경우에, 상기복수의통신펄스를이용하여상기복수의제2 검출펄스를발생하고, 상기복수의제2 검출펄스를이용하여상기카드를감지한다.
Abstract translation: 根据本发明的实施例，与卡无线通信的读卡器包括：产生用于检测卡的第一检测脉冲的第一脉冲产生单元; 第二脉冲产生单元，其生成用于检测卡的多个第二检测脉冲或用于与卡通信的多个通信脉冲; 以及卡检测单元，用于感测由第一检测脉冲或第二检测脉冲检测到的卡。 第二脉冲检测单元通过使用通信脉冲产生第二检测脉冲，如果卡没有被第一检测脉冲检测到，并且通过使用第二检测脉冲来感测卡。 本发明的目的是提供通过使用新的检测脉冲补偿卡的最大无线通信距离的读卡器和用于操作读卡器的方法。
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公开(公告)号：KR100723473B1
公开(公告)日：2007-05-31
申请号：KR1020010058558
申请日：2001-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 다수의 칩들로 이루어진 노광필드 및 노광 필드의 가장자리 및 다수의 칩들 각각의 가장자리를 둘러싸는 복수의 스크라이브 레인을 포함하는 웨이퍼에 있어서, 노광 필드를 둘러싸는 스크라이브 레인 중에서 적어도 하나의 일부에 형성된 돌출부와 스크라이브 레인의 돌출부내에 돌출부를 따라 크기가 결정된 정렬 마크 통해, 칩의 면적의 감소 없이 충분한 크기를 갖는 정렬 검출 신호를 얻을 수 있는 정렬 마크를 갖는 웨이퍼가 제공된다.
정렬 마크, 정렬 감지 신호, 스크라이브 레인-
公开(公告)号：KR1020030025495A
公开(公告)日：2003-03-29
申请号：KR1020010058558
申请日：2001-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: PURPOSE: A wafer having a primary mark is provided to increase a size of a primary signal induced from the primary mark by increasing a size of a primary mark without reducing an area of a chip. CONSTITUTION: An exposure field(20) is formed with a plurality of chips(21) and a plurality of scribe lanes(22). The scribe lanes(22) are located at edges of the chips(21). A plurality of projection portions(24a,24b) is formed on an edge portion as intersection portions between the scribe lanes located on edges of the exposure field(20). A plurality of primary marks(25a,25b) is located within the scribe lanes(22) including the projection portions(24a,24b). A plurality of recesses(26a,26b) are formed on the scribe lanes corresponding to the scribe lanes(22) having the projection portions(24a,24b) in order to prevent an over-exposure phenomenon of the scribe lanes(22) facing the projection portions(24a,24b).
Abstract translation: 目的：提供具有主标记的晶片，以通过增加初级标记的尺寸来增加从初级标记引起的初级信号的尺寸，而不会减小芯片的面积。 构成：曝光场（20）形成有多个芯片（21）和多个划线（22）。 划线（22）位于芯片（21）的边缘。 多个突出部分（24a，24b）形成在位于曝光区域（20）的边缘上的划线之间的交叉部分的边缘部分上。 多个主标记（25a，25b）位于包括突出部分（24a，24b）的划线（22）内。 为了防止划线路（22）的过度曝光现象面对着该多个凹槽（26a，26b），与划分通道（22）相对应的划线线形成有具有突出部分（24a，24b） 突出部分（24a，24b）。
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公开(公告)号：KR1020010027865A
公开(公告)日：2001-04-06
申请号：KR1019990039837
申请日：1999-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/283
CPC classification number: H01L21/76897
Abstract: PURPOSE: A method for manufacturing a semiconductor device having a self-aligned contact is provided to increase align margin of a photolithography process by self-aligning a width of a contact formed between a conductive region and a conductive line by a line width of the conductive line. CONSTITUTION: A conductive region(31) is formed on a semiconductor substrate(30). The first interlayer dielectric(32) is formed on the entire semiconductor substrate having the conductive region. A conductive line to be connected to the conductive region is formed on the first interlayer dielectric. The second interlayer dielectric(36) is formed on the conductive line. The first interlayer dielectric, the conductive line and the second interlayer dielectric formed on the conductive region are eliminated to form a contact hole(42) exposing the conductive region. A conductive material is filled in the contact hole to connect the conductive line with the conductive region.
Abstract translation: 目的：提供一种用于制造具有自对准接触的半导体器件的方法，以通过将形成在导电区域和导电线路之间的接触的宽度自身对准导电线的宽度来增加光刻工艺的对准边缘 线。 构成：在半导体衬底（30）上形成导电区域（31）。 第一层间电介质（32）形成在具有导电区域的整个半导体衬底上。 在第一层间电介质上形成与导电区连接的导线。 第二层间电介质（36）形成在导电线上。 消除了形成在导电区域上的第一层间电介质，导电线和第二层间电介质，形成露出导电区域的接触孔（42）。 导电材料填充在接触孔中，以将导电线与导电区域连接起来。
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公开(公告)号：KR1020080048824A
公开(公告)日：2008-06-03
申请号：KR1020060119268
申请日：2006-11-29
Applicant: 삼성전자주식회사
IPC: H01L23/544 , H01L21/027
CPC classification number: G03F9/708 , H01L23/544 , H01L2223/54426 , H01L2223/5446
Abstract: A semiconductor device and a manufacturing method thereof are provided to identify easily an alignment pattern including an upper surface having a stepped part by using the alignment pattern as an alignment mark of a photoresist pattern. A field isolation pattern(102) is formed on a substrate(100). An alignment pattern forming region is defined by the field isolation pattern and includes a stepped part. An alignment pattern(124) is partially arranged on the stepped part. The stepped part includes a first surface having a first height, a second surface having a second height lower than the first height, and a third surface arranged between the first surface and the second surface. The alignment pattern is formed on the first surface, the second surface, and the third surface. An upper surface of the alignment pattern is composed of a stepped part.
Abstract translation: 提供半导体器件及其制造方法，通过使用对准图案作为光刻胶图案的对准标记，容易地识别包括具有阶梯部分的上表面的对准图案。 在衬底（100）上形成场隔离图案（102）。 对准图案形成区域由场隔离图案限定，并且包括阶梯部。 对准图案（124）部分地布置在阶梯部分上。 台阶部分包括具有第一高度的第一表面，具有低于第一高度的第二高度的第二表面，以及布置在第一表面和第二表面之间的第三表面。 对准图案形成在第一表面，第二表面和第三表面上。 对准图案的上表面由台阶部分构成。
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Patent Agency Ranking
公开(公告)号：KR100663347B1
公开(公告)日：2007-01-02
申请号：KR1020040109903
申请日：2004-12-21
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/66
CPC classification number: H01L23/544 , G03F7/70633 , G03F9/7076 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링-
公开(公告)号：KR1020060110096A
公开(公告)日：2006-10-24
申请号：KR1020050032296
申请日：2005-04-19
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/76897
Abstract: A semiconductor device including a small contact and a manufacturing method thereof are provided to reduce a pitch of a contact by half and to form simultaneously contacts on a cell region and a peripheral region by using a spacer covering both sides of a contact hole formed in an interlayer dielectric. A conductive region is formed on a substrate(100). At least one interlayer dielectric(104) is formed on the substrate. A first contact is connected to the conductive region passing through the interlayer dielectric. The first contact is formed on the top layer of the interlayer dielectrics to be surrounded by a first spacer(112) whose etching selective ratio is different from the interlayer dielectric. A small contact is connected to the conductive region and includes a second contact. The second contact is arranged to a first direction with the first contact and gap-filled between the first spacers.
Abstract translation: 提供包括小接触的半导体器件及其制造方法，以使接触部分的间距减小一半，并且通过使用覆盖形成在接触孔的接触孔的两侧的间隔件同时形成在电池区域和周边区域上的接触 层间电介质。 在基板（100）上形成导电区域。 在衬底上形成至少一个层间电介质（104）。 第一触点连接到穿过层间电介质的导电区域。 第一接触形成在待蚀刻选择比不同于层间电介质的第一间隔物（112）围绕的层间电介质的顶层上。 小触点连接到导电区域并且包括第二触点。 第二接触件被布置成具有第一接触并且间隙地填充在第一间隔件之间的第一方向。
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公开(公告)号：KR100335488B1
公开(公告)日：2002-05-04
申请号：KR1019990039837
申请日：1999-09-16
Applicant: 삼성전자주식회사
IPC: H01L21/283
CPC classification number: H01L21/76897
Abstract: 본발명은자기정렬콘택을가진반도체소자및 그제조방법에대한것이다. 본발명에따른자기정렬콘택을가진반도체소자는도전영역, 도전라인및 상기도전라인과도전영역을전기적으로연결하는콘택플러그를포함한다. 상기도전라인은상기콘택플러그의측벽을통하여전기적으로연결되고, 상기도전영역은상기콘택플러그의저부를통하여전기적으로연결되며, 상기콘택플러그의평단면의면적은상부에서하부로갈수록감소한다. 본발명에따른반도체소자제조방법에따르면, 하부에형성되는도전영역과상부에형성되는도전라인을콘택플러그로연결하는데있어서, 콘택플러그를도전라인을형성하고난 이후에자기정렬방식으로형성한다.
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公开(公告)号：KR102211251B1
公开(公告)日：2021-02-04
申请号：KR1020150021340
申请日：2015-02-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/423 , H01L21/033 , H01L21/027
Abstract: 반도체소자및 그제조방법이제공된다. 상기반도체소자의제조방법은각각이제1 방향으로연장되어형성되되, 상기제1 방향과교차하는제2 방향으로이격되어배치되는제1 내지제4 핀(fin)을형성하고, 각각이상기제1 내지제4 핀상에상기제2 방향으로연장되어형성되되, 상기제1 방향으로이격되어배치되는제1 및제2 게이트라인을형성하고, 상기제1 및제2 핀사이의상기제1 게이트라인상에제1 컨택을형성하고, 상기제3 및제4 핀사이의상기제1 게이트라인상에제2 컨택을형성하고, 상기제1 및제2 핀사이의상기제2 게이트라인상에제3 컨택을형성하고, 상기제3 및제4 핀사이의상기제2 게이트라인상에제4 컨택을형성하고, 상기제1 내지제4 컨택상에, 상기제2 컨택및 상기제3 컨택과오버랩되고, 상기제1 컨택및 상기제4 컨택과오버랩되지않는제5 컨택을형성하는것을포함하되, 상기제5 컨택은제1 내지제4 컨택으로정의되는사각형을사선으로가로지르도록배치된다.
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