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公开(公告)号：KR1020020084480A
公开(公告)日：2002-11-09
申请号：KR1020010023772
申请日：2001-05-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: PURPOSE: A fabrication method of semiconductor devices using an SAC(Self-Aligned Contact) is provided to minimize recess of a silicon by improving thickness uniformity of an oxide remaining on an active region after the SAC. CONSTITUTION: A gate oxide(102) is formed on an active region of a semiconductor substrate(100). Gate electrodes(200) sequentially stacked on conductive patterns(104,106) and hard mask layers(108,110) are formed on the gate oxide(102). A first oxide(112) is grown at both sidewalls of the conductive patterns(104,106) and a gate spacer(114) is formed at both sidewalls of the gate electrodes(200). The first oxide(112) formed between the gate electrodes is entirely removed by wet etching. An etch stopper(118) is formed on the entire surface of the resultant structure except for the active region between the gate electrodes. After forming an interlayer dielectric(120) on the resultant structure, a self-aligned contact hole(124) is formed to expose the active region between the gate electrodes by etching the interlayer dielectric(120) and the etch stopper(118).
Abstract translation: 目的：提供使用SAC（自对准接触）的半导体器件的制造方法，以通过改善在SAC之后的活性区上剩余的氧化物的厚度均匀性来最小化硅的凹陷。 构成：在半导体衬底（100）的有源区上形成栅极氧化物（102）。 在栅极氧化物（102）上形成依次层叠在导电图案（104,106）和硬掩模层（108,110）上的栅电极（200）。 第一氧化物（112）在导电图案（104,106）的两个侧壁处生长，并且栅极间隔物（114）形成在栅电极（200）的两个侧壁处。 形成在栅电极之间的第一氧化物（112）通过湿蚀刻完全除去。 除了栅电极之间的有源区域之外，在所得结构的整个表面上形成蚀刻停止器（118）。 在所得结构上形成层间电介质（120）之后，形成自对准的接触孔（124），以通过蚀刻层间电介质（120）和蚀刻停止器（118）来露出栅电极之间的有源区。
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公开(公告)号：KR1020010028673A
公开(公告)日：2001-04-06
申请号：KR1019990041054
申请日：1999-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact hole is to form contact holes having various depths using an etching process by increasing a selectivity ratio without decreasing an etching rate. CONSTITUTION: A wafer chuck(510) is provided below a reactivity ion etching chamber(500). A semiconductor substrate(520) has a material layer formed thereon. The semiconductor substrate is mounted on the wafer chuck. The wafer chuck acts as a lower electrode. An upper electrode(530) is arranged above a reactivity ion etching chamber(500). Pluralities of grooves are formed in the upper electrode. Each groove is connected to a gas supply unit, and forms a path for supplying a reactivity ion etching gas and a selectivity ratio increasing gas. RF power sources(540, 550) are connected to the upper part and the lower part of the reactivity ion-etching chamber. An electromagnet(560) is connected to the sidewall of the reactivity ion-etching chamber, and provides an electromagnetic energy for forming plasma.
Abstract translation: 目的：用于形成接触孔的方法是通过在不降低蚀刻速率的情况下增加选择比来使用蚀刻工艺形成具有各种深度的接触孔。 构成：在反应离子蚀刻室（500）的下方设置有晶片卡盘（510）。 半导体衬底（520）上形成有材料层。 半导体衬底安装在晶片卡盘上。 晶片卡盘用作下电极。 上电极（530）设置在反应离子蚀刻室（500）的上方。 在上电极中形成多个槽。 每个槽连接到气体供应单元，并且形成用于提供反应性离子蚀刻气体和选择比增加气体的路径。 RF电源（540,550）连接到反应性离子蚀刻室的上部和下部。 电磁体（560）连接到反应性离子蚀刻室的侧壁，并提供用于形成等离子体的电磁能。
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公开(公告)号：KR1019990026086A
公开(公告)日：1999-04-15
申请号：KR1019970048061
申请日：1997-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 플루오라이드계 가스에 의한 후처리를 포함하는 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 TiN/Ti막을 형성하고, 상기 TiN/Ti막 위에 W막을 형성하고, 상기 W막 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 W막 및 TiN/Ti막을 식각하여 배선층을 형성하고, 상기 배선층이 형성된 결과물을 플루오라이드계 가스를 사용하여 발생된 플라즈마를 사용하여 후처리한다. 상기 후처리 단계는 플루오라이드계 가스로서 CFx 가스를 사용하여 행하고, 상기 W막 및 TiN/Ti막의 식각 직후에 동일 챔버 내에서 인시튜(
in situ )로 행한다.-
公开(公告)号：KR100647481B1
公开(公告)日：2006-11-17
申请号：KR1020010023772
申请日：2001-05-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법이 개시되어 있다. 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 도전층 및 하드 마스크층을 포함한 게이트 전극을 복수개 형성한다. 산화 공정을 실시하여 게이트 전극들의 측면 및 게이트 전극들 사이의 액티브 영역 상에 제1 산화막을 형성한다. 각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성한다. 습식 케미칼을 이용하여 액티브 영역 상의 산화막을 완전히 제거한다. 결과물의 전면에 질화물로 이루어진 식각 저지막 및 산화물로 이루어진 층간 절연막을 차례로 형성한다. 층간 절연막 및 식각 저지막을 식각하여 게이트 전극들 사이의 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성한다. 게이트 스페이서의 식각 후 액티브 영역 상의 산화막을 완전히 제거함으로써 후속의 셀프-얼라인 콘택 식각시 액티브 영역 상의 잔류 산화막 두께의 균일도를 조정하여 실리콘 리세스를 최소화할 수 있다.
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公开(公告)号：KR1020000022645A
公开(公告)日：2000-04-25
申请号：KR1019990022541
申请日：1999-06-16
Applicant: 삼성전자주식회사
IPC: H01L21/306
CPC classification number: H01J37/32431 , C23C16/4583 , C23C16/4585 , C23C16/54 , H01J37/32623 , H01J37/32642 , H01L21/32136 , H01L21/6831 , H01L21/68735 , Y10T117/10
Abstract: PURPOSE: A reaction chamber is provided to suppress an impurity occurrence by preventing plasma from being penetrated into a rear side of a semiconductor wafer through a close contact of an edge ring and a semiconductor wafer. CONSTITUTION: An electrostatic chuck(200) absorbs a semiconductor wafer(100) through an electrostatic absorption. A lift pin(210) is penetrated and inserted into a center portion of the electrostatic chuck(100) to travel the semiconductor wafer(100) up and down on loading and unloading. An edge ring(240) is mounted on an upper edge of the electrostatic chuck(200) to fix the semiconductor wafer(100). A focus ring(280) guides a plasma formation area on an upper portion of the semiconductor wafer(100) to an edge portion of the semiconductor wafer(100) to form an even plasma formation area.
Abstract translation: 目的：提供一种反应室，通过边缘环和半导体晶片的紧密接触防止等离子体渗透到半导体晶片的后侧，从而抑制杂质发生。 构成：静电吸盘（200）通过静电吸收吸收半导体晶片（100）。 提升销（210）穿透并插入到静电卡盘（100）的中心部分中，以在装载和卸载时上下运动半导体晶片（100）。 边缘环（240）安装在静电卡盘（200）的上边缘上以固定半导体晶片（100）。 聚焦环（280）将半导体晶片（100）的上部的等离子体形成区域引导到半导体晶片（100）的边缘部分，以形成均匀的等离子体形成区域。
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Patent Agency Ranking
公开(公告)号：KR1020000003880A
公开(公告)日：2000-01-25
申请号：KR1019980025180
申请日：1998-06-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A trench isolation method is provided to prevent a dent phenomenon generated at edge portion of the trench isolation by using difference of etching rate between a trench etching mask of PR and an SiN liner. CONSTITUTION: The trench isolation method comprises the steps of: forming a trench etching mask(102) to define a trench forming region on a semiconductor substrate9100); forming a trench(103) by etching the semiconductor substrate(100) using the trench etching mask; removing the trench etching mask(102); forming a thermal oxide(104) at bottom and both sidewalls of the trench; forming an SiN liner(106) on the resultant structure; forming a trench isolation layer(108) to fill the trench; flattening the trench isolation layer(108) to expose the surface of the SiN liner(106); and removing the SiN liner(106) formed at both sides of the trench.
Abstract translation: 目的：提供沟槽隔离方法，以通过使用PR沟槽蚀刻掩模与SiN衬垫之间的蚀刻速率差来防止在沟槽隔离的边缘部分产生的凹陷现象。 构成：沟槽隔离方法包括以下步骤：形成沟槽蚀刻掩模（102）以在半导体衬底上确定沟槽形成区域9100）; 通过使用沟槽蚀刻掩模蚀刻半导体衬底（100）来形成沟槽（103）; 去除沟槽蚀刻掩模（102）; 在沟槽的底部和两个侧壁处形成热氧化物（104）; 在所得结构上形成SiN衬垫（106）; 形成沟槽隔离层（108）以填充所述沟槽; 使沟槽隔离层（108）平坦化以暴露SiN衬垫（106）的表面; 以及去除形成在沟槽两侧的SiN衬垫（106）。
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公开(公告)号：KR1019990086264A
公开(公告)日：1999-12-15
申请号：KR1019980019167
申请日：1998-05-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 재현성 있는 반도체 장치의 비아 형성 방법에 관한 것으로, 포토레지스트 패턴을 마스크로 사용하여 질소(N) 성분을 포함하는 식각 가스로 하부 금속 배선의 표면이 노출될 때까지 절연층이 식각되어 비아가 형성된다. 질소 성분을 포함하는 식각 가스를 사용한 식각 공정시 비아의 바닥 및 양측벽에 폴리머가 형성된다. 포토레지스트 패턴이 제거되고, 비아를 세정하여 폴리머가 제거된다. 이와 같은 반도체 장치의 비아 형성 방법에 의해서, 비아 형성을 위한 식각시 기존의 CF
4 , CHF
3 , Ar 식각 가스들에 N
2 가스를 추가함으로써, 식각 공정시 비아의 바닥 및 양측벽에 폴리머가 생성됨에 따라 알루미늄(Al)을 보호할 수 있고, 알루미늄 반응물이 비아의 양측벽으로 리스퍼터링 되는 것을 막을 수 있으며, 상기 폴리머는 후속 세정 공정시 제거가 용이하다. 따라서, 재현성 있는 비아를 형성할 수 있다.-
公开(公告)号：KR100107807B1
公开(公告)日：1996-11-16
申请号：KR1019920025919
申请日：1992-12-29
Applicant: 삼성전자주식회사
Inventor： 남신우
IPC: H01L21/306
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公开(公告)号：KR100295061B1
公开(公告)日：2001-07-12
申请号：KR1019990029731
申请日：1999-07-22
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L21/02071 , H01L21/28114 , H01L21/32134 , H01L21/32137 , H01L21/76897 , H01L23/5258 , H01L29/42376 , H01L2924/0002 , H01L2924/00
Abstract: 챔퍼가형성된실리사이드층을갖춘반도체소자및 그제조방법에관하여개시한다. 본발명에따른반도체소자는반도체기판상에형성된제1 절연막과; 상기제1 절연막위에형성된제1 도전층패턴과; 상기제1 도전층패턴위에형성되고, 상기반도체기판의주면에대하여실질적으로수직인프로파일을가지는하부에지와, 챔퍼(chamfer)가형성된상부에지를갖춘제2 도전층패턴으로이루어지는게이트구조와; 상기제2 도전층패턴위에형성되고, 제1 폭(W)을가지고상기제2 도전층패턴의상부에지보다돌출된측벽을가지는제2 절연막을포함한다. 본발명에따른반도체소자의제조방법에서는상기챔퍼가형성된상부에지의형상에대응하는윤곽을가지는언더컷영역을형성하기위하여, 포토레지스트패턴의애싱공정과동시에또는상기애싱공정에이어서동일챔버내에서연속적으로행해지는등방성건식에칭공정을이용한다. 또는, 포토레지스트패턴을상기애싱공정에의하여제거한후 단일의세정시스템내에서기존의스트립공정과연속적으로행해지는등방성습식식각공정을이용하는방법도가능하다.
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公开(公告)号：KR100292410B1
公开(公告)日：2001-06-01
申请号：KR1019990022541
申请日：1999-06-16
Applicant: 삼성전자주식회사
IPC: H01L21/306
CPC classification number: H01J37/32431 , C23C16/4583 , C23C16/4585 , C23C16/54 , H01J37/32623 , H01J37/32642 , H01L21/32136 , H01L21/6831 , H01L21/68735 , Y10T117/10
Abstract: 본발명의반도체제조용반응챔버는플라즈마를이용하여반도체웨이퍼의물질막을식각하기위한것이다. 상기반도체제조용반응챔버는, 상기반도체웨이퍼를흡착하는정전기적척과, 상기정전기적척의상부에서반도체웨이퍼의측면을둘러싸는원형고리형태로설치되어반도체웨이퍼의이탈을방지하며, 상기반도체웨이퍼의측면과대향하는제1 측면이상기반도체웨이퍼의측면과밀착되도록설치되는에지링을구비한다.
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