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公开(公告)号：KR1020050081268A
公开(公告)日：2005-08-19
申请号：KR1020040008972
申请日：2004-02-11
Applicant: 삼성전자주식회사
Inventor： 리밍
IPC: H01L21/336
CPC classification number: H01L29/66628 , H01L21/26586 , H01L29/0653 , H01L29/1083 , H01L29/41775 , H01L29/66545 , H01L29/66636
Abstract: 채널 영역과 접하는 부분을 제외하고 소오스/드레인 영역을 반도체 기판으로부터 절연시키는 L자형 디플리션 방지막을 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴의 양측의 상기 반도체 기판의 일부를 제거하여 상기 더미 게이트 패턴 하부에 돌출된 채널부를 갖는 반도체 기판을 형성한다. 상기 더미 게이트 패턴 양측의 반도체 기판의 표면 및 상기 채널부의 측벽의 일부를 덮는 L자형 희생막 패턴을 형성한다. 상기 채널부의 노출된 측벽, 상기 희생막 패턴과 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성한다. 상기 에피택시얼층, 상기 L자형 희생막 패턴 및 상기 반도체 기판의 소정 부분을 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거한다. 상기 L자형 희생막 패턴이 제거된 통로에 디플리션 방지막을 형성한다. 상기 더미 게이트 패턴을 제거한다. 그리고, 상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성한다.
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公开(公告)号：KR101811796B1
公开(公告)日：2018-01-25
申请号：KR1020100097386
申请日：2010-10-06
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/823814
Abstract: 모스트랜지스터를구비하는반도체소자의제조방법이제공된다. 이방법은반도체기판상에게이트패턴을형성하는것을구비한다. 상기게이트패턴을식각마스크로사용하여상기반도체기판을식각하여상기반도체기판내에서로이격된한 쌍의활성트렌치들을형성한다. 상기활성트렌치들내에각각에피택시얼층들을형성한다. 상기에피택시얼층들의각각은제1 층및 제2 층을차례로적층시킴으로써형성된다. 상기제1 및제2 층들은상기반도체기판보다큰 격자상수를갖는반도체층으로형성되고, 상기제2 층의조성비는상기제1 층의조성비와다르다. 상기제1 및제2 층들을갖는반도체소자역시제공된다.
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公开(公告)号：KR100712543B1
公开(公告)日：2007-04-30
申请号：KR1020050136267
申请日：2005-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/336 , B82Y40/00
Abstract: 게이트전극층의 두께가 균일하고, 누설전류와 기생채널을 방지할 수 있는 다중채널을 갖는 반도체소자 및 그 제조방법을 제공한다. 그 소자 및 방법은 한쌍의 도전성영역 사이의 반도체기판 상에 배치되는 부분절연층과 부분절연층 상에 접촉되며, 제1 방향으로는 서로 이격되고 제1 방향과 소정의 각을 이루는 제2 방향으로는 도전성영역을 연결하는 적어도 둘 이상의 브릿지 부분의 채널층을 포함한다. 채널층의 주위를 둘러싸는 게이트절연층과 채널층을 둘러싸며 게이트절연층 상에 형성된 게이트전극층을 포함한다.
다중채널, 부분절연층, 브릿지, 채널층Abstract translation: 栅电极层的厚度均匀，并提供一种半导体器件及其制造具有多个能够防止泄漏电流和寄生沟道的信道的相同的方法。 该器件和方法的特征在于它们与设置在半导体衬底上的部分绝缘层接触，所述部分绝缘层位于一对导电区域之间并且在第一方向上彼此间隔开并且与第一方向成预定角度 包括连接导电区域的至少两个桥接部分的沟道层。 围绕沟道层的栅绝缘层和围绕沟道层并形成在栅绝缘层上的栅电极层。
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公开(公告)号：KR100605108B1
公开(公告)日：2006-07-28
申请号：KR1020040071798
申请日：2004-09-08
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 기판 상에 수직으로 신장된 핀과 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 핀 사이에 게이트 절연막이 개재되고, 상기 게이트 전극 양측의 핀 내에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 게이트 전극 하부에서 상기 핀의 폭이 넓어진다. 즉, 상기 핀은 제 1 핀 폭을 갖는 제 1 영역과 상기 제 1 핀 폭 보다 넓은 제 2 핀 폭을 갖는 제 2 영역으로 구성된 'T'자형 평면을 가질 수 있다. 상기 소오스 영역은 상기 제 1 영역에 형성되고, 상기 드레인 영역은 상기 제 2 영역에 형성된다. 상기 제 1 영역과 상기 제 2 영역의 경계부(boundary region)은 상기 게이트 전극의 하부에 중첩된다.
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公开(公告)号：KR1020060013122A
公开(公告)日：2006-02-09
申请号：KR1020040061954
申请日：2004-08-06
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66833 , H01L21/76224 , H01L21/84 , H01L27/12 , H01L29/66795 , H01L29/785
Abstract: 동일한 지지층 위에 형성되는 벌크 실리콘 및 SOI 기판을 이용하여 제작할 수 있는 반도체 소자 및 그 제조방법에 대해 개시되어 있다. 그 소자 및 제조방법은 게이트 절연막 상부면 및 활성층 패턴 및 희생층 패턴의 양측면을 덮는 게이트 전극 패턴 및 활성층 그루브를 지지층으로 희생층 패턴을 제거하여 형성된 빈 공간에 충전절연막을 채움으로서 SOI 소자를 만들 수 있고 벌크 실리콘 소자는 희생층을 패턴하여 제거해 주면 별도로 추가되는 공정이 없이 만들 수 있다.
SOI, 희생층, SiGe, 활성층, 절연막, ONO막-
Patent Agency Ranking
公开(公告)号：KR1020150090840A
公开(公告)日：2015-08-06
申请号：KR1020150008254
申请日：2015-01-16
Applicant: 삼성전자주식회사
IPC: G06F21/10
CPC classification number: G06F21/10
Abstract: 디스플레이화면의영역을보호하기위한사용자의동작또는디바이스에서실행되는어플리케이션에관한보호정보(shield information) 중적어도어느하나를획득하는단계; 및획득된보호동작또는어플리케이션에관한보호정보중 적어도어느하나에기초하여디스플레이화면의영역을보호하는단계를포함하는, 디바이스에서디스플레이화면의영역(region)을보호하는(shield) 방법이개시된다.
Abstract translation: 本发明公开了一种用于屏蔽设备中的显示屏幕的区域的方法，其包括以下步骤：获得关于在设备中执行的应用的至少一条屏蔽信息或者屏蔽用户的显示区域的用户的操作 屏幕; 并且基于获得的关于应用的所述屏蔽信息或所获得的屏蔽操作来屏蔽显示屏的区域。
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公开(公告)号：KR100757328B1
公开(公告)日：2007-09-11
申请号：KR1020060097507
申请日：2006-10-04
Applicant: 삼성전자주식회사
IPC: H01L29/775 , H01L29/78 , B82Y10/00
CPC classification number: H01L29/7613 , B82Y10/00 , H01L29/66439 , Y10S438/962 , Y10S977/937 , Y10S977/938 , H01L29/0669
Abstract: A single electron transistor and its manufacturing method are provided to form quantum dots of a nanometer size at a desired position, thereby enabling the transistor to operate reliably with low consumption power. Source/drain layers(3) which are spaced apart from each other are formed on a semiconductor substrate(1). The source/drain layers are connected to each other by a nano wire channel. Oxidized channel region(6a,6b) are formed in the nano wire channel to isolate portions of the nano wire channels. A quantum dot(8) is enclosed by the oxidized channel region, and a portion of the nano wire channel is enclosed by a gate electrode(5).
Abstract translation: 提供单电子晶体管及其制造方法以在期望位置形成纳米尺寸的量子点，从而使得晶体管能够以低功耗可靠地运行。 在半导体衬底（1）上形成彼此间隔开的源/漏层（3）。 源/漏层通过纳米线通道相互连接。 氧化通道区域（6a，6b）形成在纳米线通道中以隔离纳米线通道的部分。 量子点（8）被氧化的沟道区域包围，并且纳米线通道的一部分被栅电极（5）包围。
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公开(公告)号：KR100652381B1
公开(公告)日：2006-12-01
申请号：KR1020040086555
申请日：2004-10-28
Applicant: 삼성전자주식회사
CPC classification number: H01L29/78696 , B82Y10/00 , H01L29/0665 , H01L29/0673 , H01L29/1029 , H01L29/42392 , H01L29/66545 , H01L29/66772 , H01L29/78654
Abstract: 다수의 나노 와이어 채널을 구비한 MBCFET 및 그것의 제조방법을 개시한다. 본 발명의 일 실시예에 따른 MBCFET은 다수의 나노 와이어 채널을 구비하는 전계 효과 트랜지스터로서, 상기한 전계 효과 트랜지스터를 구성하는 액티브 패턴은 반도체 기판의 상면으로부터 이격되어서 형성되어 있으며, 서로 이격되어 있는 1쌍의 소오스/드레인 패턴과 상기한 1쌍의 소오스/드레인 패턴 사이에 서로 이격되어 개재되어 있되, 수평 방향으로 평행하게 어레이되어 있는 1쌍의 와이어 채널 패턴을 포함한다. 그리고, 상기한 1쌍의 채널 패턴을 둘러싸도록 그것의 외면에는 게이트 절연막이 형성되어 있고, 게이트 전극은 게이트 절연막을 둘러싸도록 상기한 1쌍의 소오스/드레인 패턴 사이에 형성되어 있다.
3-D 트랜지스터, 나노 와이어, MBCFET, 단채널 효과, 협채널 효과, FinFET, GAA 트랜지스터-
公开(公告)号：KR100568114B1
公开(公告)日：2006-04-05
申请号：KR1020040014653
申请日：2004-03-04
Applicant: 삼성전자주식회사
Inventor： 리밍
IPC: H01L21/336
Abstract: 다층 채널을 갖는 반도체 소자 및 그 제조 방법을 개시한다. 이 반도체 소자는 반도체 기판 상에 형성되고, 서로 이격된 복수의 채널층; 상기 복수의 채널층의 양측의 상기 반도체 기판 상에 각각 형성되어 상기 채널층들과 연결되며 평평한 상부면을 갖는 한쌍의 소오스/드레인 영역들; 상기 복수의 채널층들 중 최상층에 위치하는 채널층의 상부 및 상기 채널층들 사이를 가로지르는 게이트 전극; 및 상기 게이트 전극과 상기 채널층들 사이에 개재된 게이트 절연막을 구비한다. 이때 상기 한쌍의 소오스/드레인 영역들은 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 구비하는 것을 특징으로 한다.
다층 채널-
公开(公告)号：KR1020060022414A
公开(公告)日：2006-03-10
申请号：KR1020040071225
申请日：2004-09-07
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/42392 , H01L29/42384 , H01L29/66772 , H01L29/7854 , H01L29/78654 , H01L29/78696 , H01L29/41775 , H01L2224/4813
Abstract: 행방향으로 2개 이상이 어레이되어 있는 와이어 브릿지 채널을 구비한 모스 트랜지스터 및 그것의 제조방법에 대하여 개시한다. 본 발명에 따른 모스 트랜지스터는 소오스/드레인 영역이 반도체 기판의 양 단부 상에 위치하고 있는 소오스/드레인 패턴에 한정되어 있고, 채널은 다수의 타원형 또는 원형의 와이어 브릿지 채널로서 소오스 영역과 드레인 영역을 연결하도록 행방향으로 2개 이상이 서로 이격되게 어레이되어 있다. 그리고, 게이트 전극은 게이트 절연막을 개재하고서 다수의 원형 또는 타원형 와이어 브릿지 채널을 둘러싸도록 소오스/드레인 패턴 사이에 형성되어 있다.
모스 트랜지스터, 멀티 브릿지 채널, 단채널 효과, 협채널 효과, FinFET, DELTA
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