公开(公告)号：KR1020020034635A

公开(公告)日：2002-05-09

申请号：KR1020000065049

申请日：2000-11-02

Applicant: 삼성전자주식회사

Inventor： 황홍규 ,  박영래 ,  김정엽 ,  전정식 ,  윤보언 ,  하상록

IPC: H01L21/336

CPC classification number: H01L21/76897 ,  H01L21/28123 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76837 ,  H01L21/823437 ,  H01L21/823481

Abstract: PURPOSE: A method for fabricating a semiconductor device having a gate electrode of a damascene structure is provided to control generation of a void in an interlayer dielectric deposited after a gate line is formed, and to minimize a defect like a micro scratch, pitting or stringer. CONSTITUTION: An insulation layer for a filed oxide layer(106) is formed in a trench formed by patterning a pad oxide layer and a polishing stop layer formed on a semiconductor substrate(100). A chemical mechanical polishing(CMP) process for forming a shallow trench isolation(STI) is performed to define an active region and an inactive region. The polishing stop layer and the pad oxide layer in the active region are removed to form a gate oxide layer. A conductive layer for a gate electrode is deposited. A CMP process is performed to make the conductive layer for the gate electrode have a damascene structure by using the filed oxide layer in the inactive region as a polishing stop layer. A silicide layer and a gate upper insulation layer are stacked and patterned on the substrate to form respective gates in the active and inactive regions. A gate line having a spacer is formed on the sidewall of the gate stack, and a polysilicon layer(120) is grown on the bottom surface of the active region by a selective growth method. An etch stop layer(122) is formed by a blanket etch method. An interlayer dielectric is formed on the semiconductor substrate having the etch stop layer and is etched back.

Abstract translation: 目的：提供一种用于制造具有镶嵌结构的栅电极的半导体器件的方法，以控制在栅极线形成之后沉积的层间电介质中的空隙的产生，并且使诸如微划痕，点蚀或纵向的缺陷最小化 。 构成：在通过图案化形成在半导体衬底（100）上的衬垫氧化物层和抛光停止层形成的沟槽中形成用于氧化物层（106）的绝缘层。 执行用于形成浅沟槽隔离（STI）的化学机械抛光（CMP）工艺以限定有源区和非活性区。 有源区中的抛光停止层和焊盘氧化物层被去除以形成栅极氧化物层。 沉积用于栅电极的导电层。 通过使用非活性区域中的氧化物层作为抛光停止层，进行CMP工艺以使栅电极的导电层具有镶嵌结构。 硅化物层和栅极上绝缘层在衬底上堆叠和图案化以在有源区域和非活性区域中形成相应的栅极。 具有间隔物的栅极线形成在栅叠层的侧壁上，并且通过选择生长法在活性区的底表面上生长多晶硅层（120）。 通过覆盖蚀刻方法形成蚀刻停止层（122）。 在具有蚀刻停止层的半导体衬底上形成层间电介质并被回蚀刻。

公开(公告)号：KR1020010048113A

公开(公告)日：2001-06-15

申请号：KR1019990052659

申请日：1999-11-25

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽

IPC: H01L21/302

Abstract: PURPOSE: A carrier film and a manufacturing method thereof are provided to allow improvement of polishing uniformity in a CMP process. CONSTITUTION: The carrier film(70) is used for a CMP apparatus including a carrier base(80) and a retaining ring(60) formed along circumference of a top surface of the carrier base(80). In the CMP apparatus, the carrier film(70) is attached to the top surface of the carrier base(80) inside the retaining ring(60) by an adhesive layer(82). The carrier film(70) has a difference in compressibility according to regions thereof, preferably the difference being about twice minimum compressibility. In addition, the carrier film(70) is composed of a thin strong polyester layer(62) and a surface layer(64) with pores(72,74) determining compressibility. The first pores(72) formed in outer portions of the carrier film(70) is greater in size than the second pores(74) formed in inner portions. The method includes coating the polyester layer(62) with a mixed layer of polymer and solvent while controlling the solvent, and then forming the pores(72,74) by volatilizing the solvent.

Abstract translation: 目的：提供载体膜及其制造方法，以提高CMP工艺中的抛光均匀性。 构成：载体膜（70）用于包括载体基体（80）和沿着载体基体（80）的顶表面的圆周形成的保持环（60）的CMP装置。 在CMP装置中，载体膜（70）通过粘合剂层（82）附接到保持环（60）内的载体基体（80）的顶表面。 载体膜（70）根据其区域具有不同的压缩性，优选的差是约两倍的最小压缩性。 此外，载体膜（70）由薄的强聚酯层（62）和具有确定压缩性的孔（72,74）的表面层（64）组成。 形成在载体膜（70）的外部的第一孔（72）的尺寸大于形成在内部的第二孔（74）的大小。 该方法包括在控制溶剂的同时，用聚合物和溶剂的混合层涂覆聚酯层（62），然后通过挥发溶剂形成孔（72,74）。

公开(公告)号：KR1019990081515A

公开(公告)日：1999-11-15

申请号：KR1019980015525

申请日：1998-04-30

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  윤보언

IPC: H01L21/304

Abstract: 본 발명은 하부 패드 및 상부 패드가 형성되어 있는 플래튼과, 상기 플래튼의 측면에 부착되어 상기 상부 패드를 고정할 수 있는 플래튼 가이드 링으로 구성되어 있는 것을 특징으로 하는 화학기계적폴리싱 장비의 패드 그립 장치를 제공한다. 상기 상부 패드는 상기 플래튼 가이드 링의 측면 홈에 삽입되어 스크루 시스템을 이용하여 고정된다. 상기 플래튼 가이드 링은 상기 플래튼으로부터 착이탈이 가능하다. 상기 플래튼은 상기 플래튼 가이드 링에 스크루 시스템을 이용하여 고정된다. 본 발명의 화학기계적폴리싱 장비의 패드 그립 장치는 하부 패드와 하드한 상부 패드로 구성되어 있는 패드를 교체할 때, 하부 패드는 반영구적으로 두고 상부 패드만 교체할 수 있어 패드 소모 비용을 줄이고 패드 교체시 걸리는 교체 시간을 단축하여 스루풋을 높일 수 있다.

公开(公告)号：KR100207514B1

公开(公告)日：1999-07-15

申请号：KR1019960050503

申请日：1996-10-30

Applicant: 삼성전자주식회사

Inventor： 박계선 ,  박영래

IPC: H01L21/304

Abstract: CMP 공정에서 연마패드의 표면 상태를 효과적으로 복원할 수 있는 CMP 장비의 연마패드 복원장치에 관하여 개시되어 있다. 이를 위하여 본 발명은 다수의 구멍을 갖는 다이아몬드 디스크와, 상기 다수의 구멍 내부에 장착되는 브러시와, 상기 브러시와 연결되고 상기 다이아몬드 디스크와 일정한 간격으로 떨어진 보조디스크와, 상기 다이아몬드 디스크와 보조디스크간의 간격을 조절하면서 상기 다이아몬드 디스크의 표면으로부터 브러시의 돌출 길이를 제어할수 있는 높이조절 수단으로 이루어지는 것을 특징으로 하는 CMP 장비의 연마패드 복원장치를 제공한다. 따라서, 기존의 다이아몬드 디스크와 나이론 브러시의 장점을 조합하여 CMP 장비의 연마패드를 보다 효과적으로 초기 상태로 복원할 수 있는 CMP 장비의 연마패드 복원장치를 구현할 수 있다.

公开(公告)号：KR100550347B1

公开(公告)日：2006-02-08

申请号：KR1020040041866

申请日：2004-06-08

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  홍창기 ,  이재동

IPC: H01L27/108

Abstract: 셀 영역과 주변 영역으로 구분된 반도체 기판 콘택홀을 갖는 몰드막 패턴과 하드 마스크막 패턴을 형성한다. 하부 전극을 하드 마스크막 패턴과 콘택홀의 내벽 상을 따라 형성한다. 캡핑막을 하드 마스크막 패턴 상에 형성하여 콘택홀 내를 캡핑막으로 매립한다. 주변 영역 상의 하드 마스크막 패턴이 노출될 때까지 캡핑막을 제거한다. 캡핑막을 식각 저지막으로 하여 노출된 하드 마스크막 패턴을 식각하여, 몰드막 패턴의 표면을 노출시킨다. 노출된 몰드막 패턴의 표면까지 캡핑막과 하부 전극 및 셀 영역 상의 하드 마스크막 패턴을 제거하여, 하부 전극을 분리시킨다. 캡핑막과 몰드막을 제거한 후, 하부 전극 상을 따라 유전막과 상부 전극을 순차적으로 형성한다. 하부 전극은 주변 영역 상의 하드 마스크막 패턴의 두께만큼만 제거됨으로써, 하부 전극은 최대한 높은 높이를 갖게 된다.

公开(公告)号：KR100475123B1

公开(公告)日：2005-03-10

申请号：KR1020030000837

申请日：2003-01-07

Applicant: 삼성전자주식회사

Inventor： 박정헌 ,  홍창기 ,  이재동 ,  박영래 ,  김호영

IPC: H01L21/304

CPC classification number: H01L21/76897 ,  H01L21/3212 ,  H01L22/00

Abstract: 본 발명의 화학적 기계적 평탄화 공정은, 주 패턴 주변에서, 자기 정렬된 컨택 홀 형성을 위한 식각 공정시 오픈되는 제1 검사 패턴 및 오픈되지 않는 제2 검사 패턴을 포함하는 반도체 소자의 자기 정렬된 컨택 패드 분리를 위한 평탄화 공정에 관한 것이다. 이 평탄화 공정에 의하면, 먼저 평탄화 이전의 제1 검사 패턴 및 제2 검사 패턴 사이의 제1 단차와, 평탄화 이후의 제1 검사 패턴 및 제2 검사 패턴 사이의 제2 단차와, 그리고 자기 정렬된 컨택 패드의 분리 정도 사이의 관계식을 설정한다. 그리고 처리 대상 반도체 소자에 대한 제1 단차 및 제2 단차를 측정한다. 다음에 측정값과 기준값을 비교하고, 비교 결과와 관계식을 고려하여 화학적 기계적 평탄화 시간을 보정함으로써, 소망하고자 하는 자기 정렬된 컨택 패드의 분리 정도를 얻을 수 있도록 한다.

公开(公告)号：KR1020050008364A

公开(公告)日：2005-01-21

申请号：KR1020030048432

申请日：2003-07-15

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  이재동 ,  박준상 ,  홍창기

IPC: H01L21/8242

CPC classification number: H01L27/10897 ,  H01L21/31053 ,  H01L21/76819 ,  H01L27/10817 ,  H01L27/10852 ,  H01L27/10894 ,  H01L28/91

Abstract: PURPOSE: A planarization method of an interlayer dielectric is provided to simplify a fabrication process, increase the productivity, and reduce the fabrication cost by eliminating a photo-etch process in a planarization process of an interlayer dielectric. CONSTITUTION: A first interlayer dielectric(175) is formed on the entire surface of a high-step region including a capacitor and a low-step region adjacent to the high-step region. A second interlayer dielectric(180) as a sacrificial layer is formed on the first interlayer dielectric. A third interlayer dielectric(185) is formed on a third interlayer dielectric. A CMP process for the third and second interlayer dielectrics of the high-step region is performed by using the third interlayer dielectric of the low-step region and the first interlayer dielectric of the high-step region as etching end points.

Abstract translation: 目的：提供层间电介质的平面化方法以通过消除层间电介质的平坦化工艺中的光蚀刻工艺来简化制造工艺，提高生产率并降低制造成本。 构成：在包括电容器的高阶段区域和与高阶段区域相邻的低阶段区域的整个表面上形成第一层间电介质（175）。 在第一层间电介质上形成作为牺牲层的第二层间电介质（180）。 第三层间电介质（185）形成在第三层间电介质上。 通过使用低阶区域的第三层间电介质和高阶区域的第一层间电介质作为蚀刻终点，进行高阶段的第三和第二层间电介质的CMP处理。

公开(公告)号：KR1020040063426A

公开(公告)日：2004-07-14

申请号：KR1020030000837

申请日：2003-01-07

Applicant: 삼성전자주식회사

Inventor： 박정헌 ,  홍창기 ,  이재동 ,  박영래 ,  김호영

IPC: H01L21/304

CPC classification number: H01L21/76897 ,  H01L21/3212 ,  H01L22/00

Abstract: PURPOSE: A CMP(chemical mechanical polishing) process for separating a self-aligned contact pad is provided to set a precise time interval of a CMP process even in a variation of a step between adjacent gate stacks due to an etch process for forming a self-aligned contact hole by correcting the CMP time interval by a relational expression established by using a semiconductor wafer having a test pattern for a test. CONSTITUTION: A relational expression among the first step between the first and second test patterns before a planarization process, the second step between the first and second test patterns after the planarization process, and a separation degree of a self-aligned contact pad is established(310). The first step with respect to a semiconductor device to planarize is measured(320). By referring to the relational expression, a proper interval of planarization time corresponding to the first step is presumed(330). During the presumption time, a planarization process is performed on the semiconductor substrate(340), and the second step is measured(350). By referring to the relational expression, the separation degree of the self-aligned contact pad corresponding to the measured second step is compared with a reference value(360). The planarization time is corrected to sufficiently separate the self-aligned contact pad so as to be used in the next semiconductor device.

Abstract translation: 目的：提供用于分离自对准接触焊盘的CMP（化学机械抛光）工艺，以便即使在由于用于形成自身的蚀刻工艺的相邻栅极堆叠之间的台阶的变化中也能够确定CMP工艺的精确时间间隔 通过使用具有用于测试的测试图案的半导体晶片建立的关系表达式来校正CMP时间间隔。 构成：在平坦化处理之前的第一和第二测试图案之间的第一步骤之间的关系表达式，平坦化处理之后的第一和第二测试图案之间的第二步骤以及自对准接触焊盘的分离程度被建立（ 310）。 测量相对于半导体器件进行平面化的第一步骤（320）。 通过参考关系表达式，假定对应于第一步骤的适当的平坦化时间间隔（330）。 在推测时间期间，对半导体衬底（340）进行平坦化处理，并且测量第二步骤（350）。 通过参考关系表达式，将与测量的第二步对应的自对准接触垫的分离度与参考值（360）进行比较。 校正平坦化时间以充分分离自对准接触焊盘，以便在下一个半导体器件中使用。

公开(公告)号：KR1020040042562A

公开(公告)日：2004-05-20

申请号：KR1020020071111

申请日：2002-11-15

Applicant: 삼성전자주식회사

Inventor： 이종원 ,  박영래 ,  박준상

IPC: H01L21/76

Abstract: PURPOSE: A STI(Shallow Trench Isolation) process is provided to be capable of improving the reliability of a semiconductor device. CONSTITUTION: A trench(27) is formed on a semiconductor substrate(21). The first oxide layer and a sacrificial layer are sequentially formed on the entire surface of the resultant structure. A CMP(Chemical Mechanical Polishing) process is selectively carried out on the first oxide layer and the sacrificial layer for forming the first oxide pattern(29b) and a sacrificial pattern. The upper portion of the first oxide pattern is partially removed, so that the height of the first oxide pattern becomes smaller than that of the trench sidewall. The first oxide pattern is exposed by removing the sacrificial pattern. The second oxide layer is formed on the entire surface of the resultant structure for filling the trench. The second oxide pattern(33a) is formed at the upper portion of the trench by carrying out the CMP process on the second oxide layer.

Abstract translation: 目的：提供STI（浅沟槽隔离）工艺，以提高半导体器件的可靠性。 构成：在半导体衬底（21）上形成沟槽（27）。 第一氧化物层和牺牲层依次形成在所得结构的整个表面上。 在第一氧化物层和用于形成第一氧化物图案（29b）的牺牲层和牺牲图案上选择性地执行CMP（化学机械抛光）工艺。 部分地去除第一氧化物图案的上部，使得第一氧化物图案的高度变得小于沟槽侧壁的高度。 通过去除牺牲图案来暴露第一氧化物图案。 第二氧化物层形成在用于填充沟槽的所得结构的整个表面上。 通过对第二氧化物层进行CMP处理，在沟槽的上部形成第二氧化物图案（33a）。

公开(公告)号：KR1020030093792A

公开(公告)日：2003-12-11

申请号：KR1020020031643

申请日：2002-06-05

Applicant: 삼성전자주식회사

Inventor： 박영래

IPC: H01L21/8242

Abstract: PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to be capable of restraining losses of a lower electrode by using selective CMP(Chemical Mechanical Polishing). CONSTITUTION: A sacrificial layer(112) is formed on a substrate(102) having a conductive plug(108). An opening part is formed to expose the conductive plug by selectively etching the sacrificial layer(112). A conductive layer and a capping layer(120) are conformally formed on the resultant structure. By performing selective CMP of the capping layer and the conductive layer to expose an interlayer dielectric(104), a lower electrode pattern(118) is formed. The remaining slurry is removed by cleaning. The sidewall and bottom of the lower electrode pattern(118) are exposed by removing the sacrificial layer(112) and the capping layer(120). A dielectric film and an upper electrode are sequentially formed on the exposed sidewall and bottom of the lower electrode.

Abstract translation: 目的：提供一种制造半导体器件的电容器的方法，其能够通过使用选择性CMP（化学机械抛光）来抑制下部电极的损耗。 构成：在具有导电插头（108）的基板（102）上形成牺牲层（112）。 形成开口部分，以通过选择性地蚀刻牺牲层（112）来暴露导电插塞。 在所得结构上共形地形成导电层和覆盖层（120）。 通过执行覆盖层和导电层的选择性CMP以暴露层间电介质（104），形成下电极图案（118）。 通过清洗除去剩余的浆液。 通过去除牺牲层（112）和覆盖层（120）来暴露下部电极图案（118）的侧壁和底部。 电介质膜和上电极依次形成在下电极的暴露的侧壁和底部上。